single-cycle-cpu：单周期RISC-V微处理器

经验证过的夏宇闻老师的verilog数字系统设计教程的RISC_CPU代码，使用的modelsim建立的工程，试验仿真成功

指数 通过插件系统向CPU添加自定义指令 通过插件系统添加新的CSR CPU时钟和复位 VexRiscv架构外挂程式 描述 该存储库托管以SpinalHDL编写的RISC-V实现。 以下是一些规格： RV32I [M] [C] [A]指令集（仅单个内核内的原子） 从2到5+阶段的流水线化（[Fetch * X]，解码，执行，[内存]，[回写]） 1.44 DMIPS / Mhz-几乎启用了所有功能时不进行内联（当启用分频器查找表时为1.57 DMIPS / Mhz） 针对FPGA进行了优化，不使用任何供应商特定的IP块/原语 AXI4，Avalon，叉骨准备就绪 可选的MUL / DIV扩展 可选的指令和数据缓存 可选的硬件重新装满的MMU 可选的调试扩展，允许通过GDB >> openOCD >> JTAG连接进行Eclipse调试 使用RISC-V Privileged

现在的高性能RISC-V处理器和Arm比起来如何？.docx

详细介绍一个支持15条指令的MIPS CPU设计过程

RISC-V指令集体系结构手册，是EETOP网友：要你命3000（论坛username）,花费了大量时间，翻译的最新的RISC-V体系结构手册，提供给大家学习使用！

RISC-V-单周期核心-Logisim。 介绍： 该存储库包含在Logisim上模拟的RISC-V单周期32位处理器。 该电路包含两个RAM MAR（存储器地址寄存器）的32位ALU，32位数据总线，16KB ROM / RAM，12位地址总线。 寄存器文件包含32个数据宽度为32位的寄存器，以及一些故障排除代码以验证所有电路组件。 成分： 1.ALU 2.寄存器文件3.存储器地址寄存器4.立即生成5.控制单元6.类型解码7.控制解码8.RAM 9.分支电路10.程序计数器 讲师： Zeeshan Rafique先生 先决条件工具 后勤 金星刺激器 可以激发的说明： 以下是此单周期CPU激发和检查的27条指令， 1.add 2.addi 3.sub 4.xor 5.and 6.slt 7.sltu 8.sll 9.srl 10.sra 11.lw 12.jalr 13.slli

Logisim软件上的Risc V单周期仿真。 代码： 柜台 斐波那契 故障排除代码文件

我曾经羡慕CPU设计师，那些幸运的工程师可以使用昂贵的工具和晶圆厂。 现在，现场可编程门阵列使每个人都可以使用预处理器和集成系统设计。 这些天我设计了自己的片上系统，非常有趣。 20-50 MHz FPGA CPU非常适合许多嵌入式应用。 它们可以支持自定义指令和功能单元，并且可以重新配置以增强片上系统开发，测试，调试和调整。 当然，FPGA系统提供高集成度，短上市时间，低NRE成本，以及整个系统的简单现场更新。 FPGA CPU也可能为旧问题提供新的解决方案。  在自我测试期间，其FPGA被配置为CPU并运行测试。 之后，FPGA被重新配置为正常操作，作为硬连线信号处理数据路径。

2017图灵奖得主 Hennessy 的经典教材 计算机系统结构：量化研究方法的 最新版 第六版（2017年12月出版）。本版以 risc-v为例子、