VexRiscv:FPGA友好的32位RISC-V CPU实现-源码

上传者: 42175035 | 上传时间: 2021-12-21 20:23:28 | 文件大小: 7.3MB | 文件类型: -
指数 通过插件系统向CPU添加自定义指令 通过插件系统添加新的CSR CPU时钟和复位 VexRiscv架构外挂程式 描述 该存储库托管以SpinalHDL编写的RISC-V实现。 以下是一些规格: RV32I [M] [C] [A]指令集(仅单个内核内的原子) 从2到5+阶段的流水线化([Fetch * X],解码,执行,[内存],[回写]) 1.44 DMIPS / Mhz-几乎启用了所有功能时不进行内联(当启用分频器查找表时为1.57 DMIPS / Mhz) 针对FPGA进行了优化,不使用任何供应商特定的IP块/原语 AXI4,Avalon,叉骨准备就绪 可选的MUL / DIV扩展 可选的指令和数据缓存 可选的硬件重新装满的MMU 可选的调试扩展,允许通过GDB >> openOCD >> JTAG连接进行Eclipse调试 使用RISC-V Privileged

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