1、设计异步fifo读写控制，包括读空、写满模块设计，设计可变位宽与深度fifo存储单元。 2、基于UVM搭建验证平台，分别设计读与写agent，设计多个testcase验证设计功能。

配套文章 https://blog.csdn.net/szm1234/article/details/123454871?spm=1001.2014.3001.5501 本实验在DAC FIFO实验的基础上完成 把DAC输出模拟信号自环给ADC的模拟输入 ADC使用25MHz的时钟信号采样 ADC的输出的数据信号，用ILA抓取观察波形 用VIO配置频率字，分别生成1MHz和3MHz的DDS正弦波形，用Matlab分析频谱，验证频率的正确性。

基于“DDS IP 数字波形合成DAC ” “ ADDA测试” 实验方案 用MMCM 把 合成出100MHz的时钟，让DDS工作在100MHz时钟 让DAC和DAC的接口电路工作在50MHz，此时DAC的采样率为50MHz 在DDS和DAC接口电路之间，放置一个带独立时钟的AXI-Stream-Data FIFO，FIFO两端的时钟分别为DDS的工作时钟100MHz和DAC的工作时钟50MHz DDS的数据输出接口需要有TREADY信号 DAC接口电路需要将FIFO输出端的AXI-S接口转换成DAC的接口格式，自行编写RTL代码完成该功能。 配套文章 https://blog.csdn.net/szm1234/article/details/123454871?spm=1001.2014.3001.5501

1、基于DSP28335的SCI模块实现RS485收发功能； 2、该工程采用的是程序控制的收发模式，若是自收发的RS485将控制GPIO注释即可； 3、该工程同样适用于RS422，将控制收发的GPIO功能和延迟注释即可； 4、该工程中有FIFO发送中断（默认发送方式），也包含采用BUF非中断的发送代码； 5、该工程的接收模块采用的是FIFO中断接收

数字信号处理中经常使用到FIFO存储器，本程序就是用verilog语言编写的FIFO存储器，将每个模块分开，层次清晰。

FIFO的Verilog源代码，可以任意调整深度的，不错，已经验证过 异步fifo下次发 源代码

博文【异步FIFO的设计和功能验证】的源码，包含异步FIFO模块的RTL代码文件、Testbench 代码文件、tcl和makefile脚本文件

FIFO(First in First out),插入在表的一端进行，而删除在表的另一端进行，我们将这种数据结构称为队或者队列（就像排队一样，排在前面的先出，很形象）

这个算法用c语言简单的模拟了页面置换算法LRU和FIFO。

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