来自网络研讨会“通过连接到 MATLAB 改进 RTL 验证”的演示设计和文件，其中显示： * SystemVerilog DPI 组件从 MATLAB 生成，用于激励和检查功能* 将生成的组件集成到 SystemVerilog UVM 测试环境中* 将手写的 Verilog 导入 HDL Verifier 协同仿真* 通过使用 Mentor Graphics Questa 对 Simulink 进行协同仿真来调试测试平台 此下载包括来自网络研讨会的幻灯片，以及交错的演示说明。 幻灯片还介绍了高级客户如何在模型级别执行验证和验证以将验证转移到工作流程的早期。

HPGL 2 及RTL 绘图仪语言编程指南资料，里面包括中文文档以及英文文档 对于需要的人可以当成指令技术文档来使用

RTL8125BG(S)-CG规格书

RTL8125B-CG

Borland Pascal 7.0 带RTL源代码 支持DOS和WIN3.1 RTL源代码在RTL目录中，需单独安装。

CNN-RTLSDR 使用rtl-sdr加密狗进行深度学习信号分类。 当前的预训练模型能够对4种信号进行分类：WFM，TV Secam载波，DMR信号和“其他”信号。 预先模型测试 将软件存档解压缩到某个文件夹，例如C：\ rtlsdr 转到并选择Python 3.6版本，64位图形安装程序或直接下载： : 如果您没有现代的NVIDIA图形卡，则要安装CPU版本，只需在requirements.txt中删除以下行： tensorflow-gpu==1.4.0 运行anaconda提示符，将目录更改为C：\ rtlsdr，然后运行： conda install pip pip install -r requirements.txt 仅对于Tensorflow的CUDA版本，如果已安装CPU版本，请跳过以下步骤： 下载并安装CUDA 8工具包： : 下载用于工具包8的C

NoC路由器RTL代码

iic slave RTL code

dnn-RTL USC DNN系统的RTL和FPGA实现-Sourya，Yinan，Chiye，Mahdi testbench-主文件是tb_mnist.v。 其他文件用于婴儿网络或子模块。 src-所有源代码Verilog文件。 等级制度： DNN.v - whole network layer_block.v - Contains processors, memory, state machines and other small logic for each layer memory_ctr.v - State machine for each layer. Generates control signals for memory (address, enable), counter and mux processor_set.v - FF, BP and UP proces

RTL8367S参考设计，千兆5电1光参考设计，原理图DSN格式。