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Verilog
HDL
华为入门教程.pdf
Verilog
HDL
华为入门教程.pdf
2021-05-07 11:01:42
264KB
华为
verilog
芯片设计
数字IC
1
双优先编码器 该器件返回最高优先级和次最高优先级请求代码
双优先编码器 该器件返回最高优先级和次最高优先级请求代码 要求设计输入 15 位 reg 信号,输出是双优先级,分别用四位二进制代码表示最高优先级和次最高优先级。 1、列出真值表 2、设计电路、编写代码 3、设计测试电路代码 4、综合 5、用测试代码测试 6、设计实验电路(描述如何在实验室完成电路的硬件测试和验证)
2021-05-06 22:15:49
227KB
FOGA
Verilog
HDL
1
《Verilog
HDL
设计与实战》配套代码
《Verilog
HDL
设计与实战》配套代码,每章节目录代码。
2021-05-06 21:32:31
107.5MB
VerilogHDL
1
《Verilog
HDL
设计与实战》刘福奇 配套代码
《Verilog
HDL
设计与实战》刘福奇 配套代码
2021-05-06 21:23:32
6.02MB
Verilog
HDL
刘福奇
1
基于Quartus II的数字系统Verilog
HDL
设计实例详解
周润景编写的书,里面涵盖verilog设计的各种实例,pdf格式,扫描版
2021-05-01 12:39:49
39.86MB
verilog
fpga
quartus
实例
1
HDL
\V
HDL
应用与开发实践.pdf
HDL
\V
HDL
应用与开发实践. pdf
2021-05-01 02:11:29
26.63MB
HDL\VHDL应用与开发实践.pdf
1
代码规则检查
代码规则检查
2021-04-29 01:40:50
2.82MB
hdl
1
篮球24秒程序(verlog
HDL
)
利用verilog 描述篮球24秒的计数系统,其中带有暂停键,复位键,以及开始计数键
2021-04-28 11:12:58
5KB
verilog
HDL
1
基于Verilog
HDL
的SPWM全数字算法的FPGA实现
本文结合SPWM算法及FPGA的特点,以Actel FPGA作为控制核心,用Verilog
HDL
语言实现了可编程死区延时的三相六路SPWM全数字波形,并在Fushion StartKit开发板上实现了各功能模块,通过逻辑分析仪和数字存储示波器上验证了SPWM波形及死区时间,为该技术进一步应用和推广提供了一个平台。
2021-04-27 22:50:49
96KB
verilog
HDL
SPWM
FPGA
1
Advanced Digital Design With the Verilog
HDL
2nd
verilog数字电路设计国外经典书籍,适合IC设计工程师自学提高。
2021-04-27 20:39:18
135.36MB
Verilog
HDL
HDL
1
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