小波滤波器的设计属于复杂算法的电路设计，因此利用Veril—ogHDL对双正交小波滤波器进行建模、仿真，实现电路的自动化设计，将是一种较为理想的方法。

PWM的占空比和死区时间可调的Verilog HDL程序设计和测试 (duty cycle of pwm and adjustable dead time of the Verilog HDL design and testing procedures)

X-HDL转换器，用于VHDL与verilog互相转换

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完美破解VHDL转换verilog小工具。转换时，路径不要有中文名称，用“/”代替自动生成的"\",如果还有错误，请打开源文件，检查是否有语法错误，部分不识别中文注释。

EDA-Verilog HDL期末复习题总结必过

本书通过100多个模块实例，详细地讲解了veriloghdl程序设计语言，全书共分13章，内容涉及veriloghdl语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、spimastercontroller、i2cmastercontroller、canprotocolcontroller、memory模块、jpeg图像压缩模块、加密模块、ata控制器、8位risc-cpu等及各个实例模块相应的testbench，所举实例具有很强的实用性和代表性，每个实例均给出了介绍、功能分析、程序代码和结果演示。 本书内容来自作者实际工作经验的总结及平常收集整理的相关资料，步骤详细，实例丰富，讲述循序渐进，是广大ic设计工程师、电子工程人员和高校师生不可多得的一本veriloghdl参考用书。

一套cache仿真Verilog代码，很有用

给出了一种奇数分频电路设计方法，采用verilog HDL描述。修改代码中参数可以进行任意奇数分频，包含了设计文档和源代码。

Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。