双优先编码器 该器件返回最高优先级和次最高优先级请求代码 要求设计输入 15 位 reg 信号,输出是双优先级,分别用四位二进制代码表示最高优先级和次最高优先级。 1、列出真值表 2、设计电路、编写代码 3、设计测试电路代码 4、综合 5、用测试代码测试 6、设计实验电路(描述如何在实验室完成电路的硬件测试和验证)
2021-05-06 22:15:49 227KB FOGA Verilog HDL
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