基于Chartered 0.35μm EEPROM CMOS工艺,采用全定制方法设计了一款应用于低功耗和低成本电子设备的8×8 bit SRAM芯片。测试结果表明,在电源电压为3.3 V,时钟频率为20MHz的条件下,芯片功能正确、性能稳定、达到设计要求,存取时间约为6.2 ns,最大功耗约为6.12 mW。
2022-03-24 09:51:55
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针对IEEE802.16e标准，基于层译码算法（TDMP）提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计，可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真，使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12，最大工作频率为170.278 MHz，译码吞吐量可达到128.77 Mb/s。
2022-03-20 16:58:30
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介绍了符合CCSDS标准的RS（255，223）码的参数与译码器结构，给出了一种改进型无逆BM算法用于求解关键方程，使用Verilog语言完成了基于该算法的译码器设计与实现。测试结果表明，该译码系统性能优良，在尽可能节约硬件资源的同时满足了高速处理的需要。
2022-03-02 20:09:15
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利用哈夫曼编码进行信息通讯可以大大提高信道利用率，缩短信息传输时间，降低传输成本。但是，这要求在发送端通过一个编码系统对待传数据预先编码，在接收端将传来的数据进行译码（复原）。对于双工信道（即可以双向传输信息的信道），每端都需要一个完整的编/译码系统。试为这样的信息收发站写一个哈夫曼码的编译码系统。
2022-02-22 08:38:31
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按照题目要求设计一个通用寄存器组的逻辑，决定外部的端口（名称、有效电平）和内部各元件的连接，画出系统框图和逻辑图，设计仿真数据，用VHDL编程和仿真。
1．16位寄存器
功能要求：同步并行置数，异步复位（清零），三态输出，片选信号，读/写控制。
2．地址译码器
功能要求：3-8译码器。
2022-01-03 15:31:39
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实验9－七段数码显示管译码器设计
要求:
书P102程序,改为共阳显示
弄清显示原理,会设置
编译通过
上板验证:
输入引脚为:ASW3--SW0
输出引脚:HEX0
编译\设置引脚\再编译\下载
2021-12-27 21:57:28
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