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多码率、多码长LDPC译码器的设计与实现
针对IEEE802.16e标准,基于层译码算法(TDMP)提出了一种适用于多码率、多码长的
LDPC码译码器
结构。该译码器采用半并行化和流水线设计,可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真,使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12,最大工作频率为170.278 MHz,译码吞吐量可达到128.77 Mb/s。
2022-03-20 16:58:30
253KB
IEEE
802.16e标准
TDMP
LDPC码译码器
1
800Mbps准循环
LDPC码译码器
的FPGA实现.pdf
800Mbps准循环
LDPC码译码器
的FPGA实现.pdf
2021-07-13 18:08:18
474KB
FPGA
硬件技术
硬件开发
参考文献
可配置
LDPC码译码器
的FPGA设计与实现.pdf
可配置
LDPC码译码器
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2021-07-13 15:13:06
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