多码率、多码长LDPC译码器的设计与实现

上传者: 38655309 | 上传时间: 2022-03-20 16:58:30 | 文件大小: 253KB | 文件类型: -
针对IEEE802.16e标准,基于层译码算法(TDMP)提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计,可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真,使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12,最大工作频率为170.278 MHz,译码吞吐量可达到128.77 Mb/s。

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