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通用寄存器组设计(VHDL)
通用寄存器组设计(VHDL)
上传者:
ui_shero
|
上传时间: 2022-01-03 15:31:39
|
文件大小: 419KB
|
文件类型: -
通用寄存器
16位寄存器
3-8译码器
VHDL
按照题目要求设计一个通用寄存器组的逻辑,决定外部的端口(名称、有效电平)和内部各元件的连接,画出系统框图和逻辑图,设计仿真数据,用VHDL编程和仿真。 1.16位寄存器 功能要求:同步并行置数,异步复位(清零),三态输出,片选信号,读/写控制。 2.地址译码器 功能要求:3-8译码器。
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评论信息
u014189381 :
很不错,非常详细,很好用
2015-05-31
cui5101700 :
很有用,与我的实验要求是一样的。
2014-11-09
wuzhilian1991 :
很好,可以直接用
2014-03-20
u012453967 :
老师给的实验一直不会做,这个很有用
2013-12-22
hankanon :
帮了大忙了,很详细
2013-10-26
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