集成电路作业，Verilog设计3-8译码器、8位全加器、四分之一分频器（时钟周期clk=50ns），内含相对应的测试代码。
2022-12-19 15:07:40
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STA信号选阶跃输入（Step），0或1根据需要自选。
A0,A1,A2信号的输入选择读文件模块From File（.mat）。
内部实现用非门和与门进行实现。
输出端通过示波器模块（Scope）观察结果输出。
2022-03-26 14:48:04
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按照题目要求设计一个通用寄存器组的逻辑，决定外部的端口（名称、有效电平）和内部各元件的连接，画出系统框图和逻辑图，设计仿真数据，用VHDL编程和仿真。
1．16位寄存器
功能要求：同步并行置数，异步复位（清零），三态输出，片选信号，读/写控制。
2．地址译码器
功能要求：3-8译码器。
2022-01-03 15:31:39
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译码是相对于编码的逆过程，在基于一定硬件支持下能是将具有特定含义的二进制代码通过特定的逻辑电路设计进而转换成控制信号，也就是将每个输入的二进制代码转译成对应的高低电平信号并输出。具有译码功能的逻辑电路简称为译码器。
2021-11-21 20:03:15
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