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Verilog HDL入门（第三版）【夏宇闻】.

2021-05-21 01:21:20 4.63MB Verilog HDL入门

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夏宇闻书中verilog编写的eeprom程序源代码

按照书上的程序一个个字敲的，并改正了错误的地方

2021-05-16 20:44:31 5KB verilog eeprom 夏宇闻

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夏宇闻老师 Verilog HDL入门+数字设计与综合+数字系统设计教程

Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。资源包括夏宇闻老师三部Verilog经典著作，可满足不同阶段Verilog学习需求。

2021-05-13 21:05:55 56.19MB 夏宇闻 Verilog HDL 数字设计

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数字系统设计教程（夏宇闻）源代码

数字系统设计教程（夏宇闻）源代码源代码

2021-05-07 22:17:17 258KB 数字系统设计 教程 夏宇闻 源代码

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夏宇闻 Verilog数字系统设计教程源码.rar

与夏宇闻 Verilog数字系统设计教程教材配套使用，主要着重实践篇，共提供12个上机练习和实验范例，让初学者能够跟着示例学习，快速入门与成长。

2021-05-06 19:42:06 551KB 硬件 FPGA Verilog 夏宇闻

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Verilog数字系统设计（夏宇闻）第3版.zip

本压缩包主要是夏宇闻编写的Verilog数字系统设计，这是第3版的课程资源的pdf版本，内容涵盖492页，带书签，字迹清晰，适合初学FPGA的人学习观看.

2021-05-06 18:47:17 103.87MB Verilog VHDL fpga

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夏宇闻_RISC_CPU的modelsim实现

夏宇闻_RISC_CPU的modelsim实现，源代码经验证成功。

2021-04-29 21:28:50 95KB RISC_CPU verilog modelism

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（verilog）简化的RISC CPU设计（夏宇闻老师书上的）

已经完成调试，在Quartus13.1上综合和仿真无误，波形正确。改了点复位和时钟gen的时钟触发沿。

2021-04-29 19:13:10 355KB verilog Quartus Modelsim

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Verilog数字系统设计教程(第二版) 夏宇闻.pdf

2021-04-23 23:45:04 6.88MB Verilog 数字系统设计

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Verilog数字系统设计教程【夏宇闻】.pdf

Verilog数字系Verilog数字系统设计教程【夏宇闻】.pdf统设计教程【夏宇闻】.pdf

2021-04-08 23:47:10 23.64MB Verilog数字系统设计教程【夏宇闻】.pdf

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