夏宇闻Verilog数字系统设计教程（第二版）.pdf 学习Verilog硬件描述语言的经典教材

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北京航空航天大学出版社出版的Verilog 数字系统设计（第二版）的课后题答案 重点 练习 课件

3.7 多目标识别 若场景中存在多个目标，则可以通过多目标识别和定位进一步提高精度。另 外，在跟踪过程中，若因为遮挡、光照等因素，某个目标跟踪失败后，还可以通 过其它场景中的目标继续实现定位，因此多目标识别可以提高算法鲁棒性。 Harris-SIFT 特征匹配 目标1目标 0 目标N 仿射检验 仿射检验 仿射检验 目标 0 目标 4 ⋯ 目标 N 成 功 失 败 成 功 目标数据库 终止 图 3-12 多目标识别示意图 Figure 3-12 Framework of multiple-object recognition 如图 3-12所示，和单目标识别一样，多目标识别也分为特征匹配、仿射检验、 模式识别三步，不同的是，需要对匹配特征点集合按目标分类，再依次对各个类 别进行仿射检验，以判断当前场景中是否存在某个目标，算法概括如下： 离线：使用 Harris-SIFT建立目标数据库 在线： 1. 从当前场景图像提取 Harris-SIFT特征点 2. 快速搜索近似最近邻居，得到匹配特征点集合 3. 将匹配特征点按目标类别分类

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这是一本夏宇闻老师所著的经典教程，书中详细介绍了Verilog HDL基本语法、不同抽象级别的Verilog HDL模型、运算和数据流动控制模型、有效状态机和可综合的Verilog HDL代码风格，并且配有大量实用的例子及思考题，个人学习之后感觉很不错故来分享给更多同行朋友

RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。从第四章我们知道可把它 分成八个基本部件： 1)时钟发生器 2)指令寄存器 3)累加器 4)RISC CPU算术逻辑运算单元 5)数据控制器 6)状态控制器 7)程序计数器 8)地址多路器 各部件的相互连接关系见图8.2。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号， 送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构 和逻辑关系在下面的小节里逐一进行介绍。 8.2.1时钟发生器 时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU 的其他部件。其中fetch是外来时钟 clk 的八分频信号。利用fetch的上升沿来触发CPU控制器开始 执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk1信号用作指令寄 存器、累加器、状态控制器的时钟信号。alu_clk 则用于触发算术逻辑运算单元。 时钟发生器clkgen的波形见下图8.2.2所示： CLK CLK1 CLKGEN ALU_CLK FETCH CLK CLK1 ALU_CLK FETCH 图1. 时钟发生器 RESET RESET

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