1. 支持APB总线接口
2. 支持PWM单次模式和连续模式可配
3. 支持PWM周期配置立刻生效和延迟生效可配
4. 支持PWM周期可配置
5. 支持PWM宽度可配
6. 支持PWM使能可配
7. 支持16位计数器
8. 支持16位预分频计数器
9. 支持中断
2019-12-21 20:29:33
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该文件为QuartusII的工程文件，是直方图均衡图像增强的硬件实现，使用verilog编写。共4个子模块，总共6个输入输出引脚，输入：clk为时钟引脚，rst是复位信号*（高位有效），imagesize是ROM中存储灰度图的像素个数。输出：error是错误信号，image是经过处理后的输出像素灰度，req是处理完成的信号，在req为高是，image输出有效。
2019-12-21 20:24:37
3.38MB
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一、 实验目的与要求：
用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：
在modelsim环境下编写代码与测试程序，并仿真；
在synplify pro下编译，设置硬件并综合。
三、 实验内容及步骤：
1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a
2019-12-21 20:23:47
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数字设计与Verilog实现 第5版[（美）马诺，（美）奇莱蒂著]_高清 带索引书签目录_电子工业出版社_P370_2015.01_13693982_中文版
2019-12-21 20:19:11
117.87MB
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基于Xilinx vivado工具开发。运行平台：Digilent Basys3开发板，运行tcl文件即可完成工程的综合、布线、bit生成。
2019-12-21 20:15:56
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