一、 实验目的与要求：
用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：
在modelsim环境下编写代码与测试程序，并仿真；
在synplify pro下编译，设置硬件并综合。
三、 实验内容及步骤：
1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;
2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
2023-06-30 01:43:28
176KB
1
使用非还原除法算法的有符号/无符号整数除法器
输出操作结果之前，需要DATA_WIDTH + 1个周期。
参数
范围
描述
DATA_WIDTH
除数和除数的数据宽度
接口信号
信号
输入/输出
宽度
描述
k
一世
钟
rst_n
一世
异步复位
股利
一世
[DATA_WIDTH-1：0]
股利
除数
一世
[DATA_WIDTH-1：0]
除数
Signed_ope
一世
0：无符号操作，1：有符号操作
开始
一世
启动（高脉冲）
齐平
一世
刷新内部状态（高脉冲）
商
Ø
[DATA_WIDTH-1：0]
商
余
Ø
[DATA_WIDTH-1：0]
余
准备好
Ø
表示qutient和剩余数已准备就绪（高级别）
时序图
2023-02-25 10:38:08
5KB
1
研究不恢复余数法的算法基础上，阐述以可控加／减法器(CAS)为基本组成单元的阵列除法器的构造原理，并给出一个完整的定点小数补码除法逻辑图，最后提出一种基于现场可编程门阵列(Field．ProgrammableGateArray，简称FPGA)的除法器的硬件实现方法．
2022-06-20 23:53:03
250KB
1
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。 VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。
2022-05-24 19:38:51
26KB
1