搜索【verilog实现】的结果

RS编解码VERILOG实现

RS 编码器，译码器，主要采用FPGA来实现软件使用verilog语言，从原理到硬件的实现，进行了功能仿真以及板上调试，验证正确

2019-12-21 21:59:23 1.06MB RS 编码器，译码器

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AES加密算法verilog实现

使用硬件描述语言编写的加密算法实现，已经通过FPGA验证。

2019-12-21 21:56:46 86KB AES，加密

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verilog实现OFDM程序（全）

利用verilog语言开发OFDM程序，在Xilinx公司的ISE软件环境下调试通过。

2019-12-21 21:53:52 3.61MB verilo FPGA OFDM 无线通信

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Verilog实现PHY芯片读写功能MDIO接口工程文件

使用Verilog语言实现PHY芯片读写功能（MDIO芯片），经测试仿真无误，上板子调试读无误写未调。文件内包含Quartus (Quartus Prime 17.0) Standard Edition 的工程文件，以及仿真和调试的程序，功能需求，RTL8211datasheet。

2019-12-21 21:52:03 8.83MB MDIO Verilog FPGA MDC

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Verilog实现viterbi 译码

本文提供Verilog的viterbi译码代码，里面包括top顶层模块和testbench测试模块，导入vivado中即可仿真使用。要求使用者熟悉Verilog语言以及viterbi译码原理。具体其他原理资料可以自己了解。

2019-12-21 21:43:52 40KB 卷积编码译码 Verilog viterbi译码

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PRESENT密码算法的Verilog实现

基于verilog的PRESENT加密算法，包含源码、testbench、Quartus II的波形文件等等，加密结果检验正确，可以通过modelsim看所有中间变量结果。

2019-12-21 21:43:26 7KB HDL 密码算法 加密

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利用Verilog实现数字秒表（基本逻辑设计分频器练习）

设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。设置启/停开关。当按下启/停开关后，将启动秒表输出，当再按一下启/停开关时，将终止秒表的输出。采用结构化设计风格描述，即先设计一个10分频电路，再用此电路构建秒表电路。

2019-12-21 21:42:10 1KB Verilog 秒表

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verilog实现OFDM基带

verilog实现OFDM基带开发工具：Quartus II 15.0 (64-bit) Modelsim SE-64 10.2c FPGA型号： Cyclone V SX SoC—5CSXFC6D6F31C6N 硬件平台：SoCKit( Cyclone V) + ARRADIO(AD9361) 目录说明 matlab_sim : ofdm基带发送部分matlab仿真代码 scripts : Modelsim功能仿真脚本文件 sim ：Modelsim功能仿真工作目录及输出结果 source ：ofdm基带发送部分Verilog代码及其功能仿真代码 synthesis ：Quartus II工程文件 tb : ofdm基带发送部分功能仿真顶层文件 Modelsim功能仿真ofdm基带发送部分切换modelsim路径至scripts目录下，执行do tx_msim.tcl

2019-12-21 21:41:52 32.27MB verilog ofdm 基带

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Verilog实现可逆计数器（FPGA）程序

Verilog实现可逆计数器，可根据需要调节周期，且该程序已在Basys2开发板上验证成功。

2019-12-21 21:39:52 166KB Verilog FPGA 可逆计数器

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MIPS五级流水线CPU(verilog实现)

计算机组成原理课程实验：一个MIPS五级流水线CPU 内含全部源代码和实验文档，verilog实现，开发平台为ISE

2019-12-21 21:38:08 369KB CPU VERILOG PIPE LINING

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