第一次发，不知道会不会有人下载，这个文档只有，引脚图，管脚名称，很它所实现的功能

本电路实现了同步六进制加减法可逆计数器的功能: 电路能准确地按照六进制加法或减法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.

对射式红外计数器，可实现对车位数等的计数，本实验中采用LCD1602液晶显示，采用查询方式进行计数。

时序逻辑电路实验：两位16进制加减可逆计数器工程包 包含VHDL源码、引脚配置等所有工程文件，完美测试

可逆计数器是一种双向计数器，可以进行递增计数，也可以进行递减计数，根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1或减1的操作。 下面描述的是一个位宽为4的可逆计数器，即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。

老师布置的作业，通过一段时间的学习，自己写的模16加减可逆计数器，看到很多人是直接写的，这里给一个用有限状态机写的，希望对大家有所帮助。

同步4位可逆计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_kn(clk,clr,s,en,updn,d,co,q); input clk,clr,s,en,updn; //输入时钟、清零端(高电平有效)、置数端（高电平有效）、使能端、计数器方向控制端 input[3:0] d; //预置数据端 output[3:0] q; //计数输出端 output co; //进位端 reg[3:0] q; //计数输出寄存器 reg co; //进位输出寄存器 always@(posedge clk) //时钟上升沿触发 begin if(clr) //判断清零端是否有效 begin q<=0; //q置0 end else begin if(s) //判断置数端是否有效 begin q<=d; //q置d中的数据 end else if(en) //判断使能端是否有效 begin if(updn) //判断方向寄存器是否为1 begin if(q==4'b1111) //判断q是否为15 begin q<=4'b0000; //q清0 co<=1; //co置1 end else //q还没到15 begin q<=q+1; //q自加1 co<=0; //co置0

使用QuartusII软件对调试完成的工程文件进行管脚琐定及在线下载，掌握使用VHDL语言设计计数器的基本设计方法。

使用Multisim软件设计一个同步模4可逆计数器。加减控制信号为X，当X=0时为加1计数器，计数循环是00—01—10—11—00，输出进位为Z；当X=1时为减1计数器，计数循环是00—11—10—01—00，输出借位为Z；

同步时钟同步清零的六十进制可逆计数器 VHDL 可编程器件