利用Verilog实现数字秒表(基本逻辑设计分频器练习)

上传者: 40910202 | 上传时间: 2019-12-21 21:42:10 | 文件大小: 1KB | 文件类型: rar
设置复位开关。当按下复位开关时,秒表清零并做好计时准备。在任何情况下只要按下复位开关,秒表都要无条件地进行复位操作,即使是在计时过程中也要无条件地进行清零操作。 设置启/停开关。当按下启/停开关后,将启动秒表输出,当再按一下启/停开关时,将终止秒表的输出。 采用结构化设计风格描述,即先设计一个10分频电路,再用此电路构建秒表电路。

文件下载

资源详情

[{"title":"( 5 个子文件 1KB ) 利用Verilog实现数字秒表(基本逻辑设计分频器练习)","children":[{"title":"StopWatch.v <span style='color:#111;'> 343B </span>","children":null,"spread":false},{"title":"StopWatchTest.v <span style='color:#111;'> 380B </span>","children":null,"spread":false},{"title":"SecondClk.v <span style='color:#111;'> 355B </span>","children":null,"spread":false},{"title":"Counter.v <span style='color:#111;'> 844B </span>","children":null,"spread":false},{"title":"FrequencyDivision10.v <span style='color:#111;'> 243B </span>","children":null,"spread":false}],"spread":true}]

评论信息

免责申明

【只为小站】的资源来自网友分享,仅供学习研究,请务必在下载后24小时内给予删除,不得用于其他任何用途,否则后果自负。基于互联网的特殊性,【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查;无论 【只为小站】 经营者是否已进行审查,用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场,基于网友分享,根据中国法律《信息网络传播权保护条例》第二十二条之规定,若资源存在侵权或相关问题请联系本站客服人员,zhiweidada#qq.com,请把#换成@,本站将给予最大的支持与配合,做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明