JESD79-4 2012 9月版本
DDR4 SDRAM STANDARD
(From JEDEC Board Ballot JCB-12-40, formulated under the cognizance of the JC-42.3 Subcommittee on DRAM Memories.)
2023-06-10 09:16:46
3.28MB
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基于zynq_7000设计的PL侧产生数据通过DMA发送至PS的DDR中，再通过串口发送至上位机中。经过验证之后无数据丢失。
2023-04-24 21:43:05
54.99MB
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包括DDR2、DDR3、DDR4、DDR5规范，此外还有测试指导、layout指导，硬件设计指导。
2023-04-12 14:10:04
47.29MB
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PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数
据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，常规我们会想到使用 DMA
的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过 AXI 总
线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。
2023-04-07 11:01:57
42.69MB
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节介绍 7 系列 FPGA 存储器接口解决方案核心架构，概述了核心模块和接口。图 4-1-1 所示的用户 FPGA 逻辑模块是需要连接到外部 DDR2 或 DDR3 SDRAM 的任何 FPGA 设计。
用户 FPGA 逻辑通过用户界面连接到内存控制器。IPCORE 提供了一个用户 FPGA 逻辑示例。
2023-04-06 20:58:14
5.94MB
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16位ALU
该设计使用Nexys-4 DDR板实现了16位ALU。 ALU可以执行ADD，MULTIPLY，SUBTRACT和RIGHT SHIFT LOGICAL运算。 设计中编入了两个数字，用户使用Nexys-4 DDR板上的开关选择ALU操作。
内容
.xdc约束文件，verilog文件和PDF报告以及ASM-D图表，示意图和仿真结果。
2023-04-02 22:14:58
718KB
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