dnn-RTL USC DNN系统的RTL和FPGA实现-Sourya，Yinan，Chiye，Mahdi testbench-主文件是tb_mnist.v。 其他文件用于婴儿网络或子模块。 src-所有源代码Verilog文件。 等级制度： DNN.v - whole network layer_block.v - Contains processors, memory, state machines and other small logic for each layer memory_ctr.v - State machine for each layer. Generates control signals for memory (address, enable), counter and mux processor_set.v - FF, BP and UP proces

FPGA的例程，基于verilog的VGA简单接口驱动，很有帮助

计算机体系结构 - ECE 4750 本课程创建了一个多核处理器，带有内存缓存和分布在五个实验室的环形网络。 在实验 1 中，我们制作了一个用于处理器的乘法器。 在实验 2 中，我们制作了一个实现 PARCv2 指令集的处理器。 在实验 3 中，我们为我们的处理器制作了一个缓存，包括直接映射和 2 路集关联。 在实验 4 中，我们使用贪婪和自适应路由算法为我们的处理器制作了一个片上环形网络。

Verilog入门教程，《通信 IC 设计》 样稿节选 作者：李庆华

这是一本夏宇闻老师所著的经典教程，书中详细介绍了Verilog HDL基本语法、不同抽象级别的Verilog HDL模型、运算和数据流动控制模型、有效状态机和可综合的Verilog HDL代码风格，并且配有大量实用的例子及思考题，个人学习之后感觉很不错故来分享给更多同行朋友

本程序是和DE2/3/4开发板配套的摄像头的驱动程序，

基于FPGA的数字电子时钟，采用verilog语言编写，引脚已经设置好，直接运行上传即可使用。本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）； 2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位； 3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音； 4、通过按键设置闹钟功能，且自动停闹和手动操作停闹； 5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。

a) 并采用门级编程，实现4-bit无符号整数到浮点数转换； b) 并采用RTL级编程，实现4-bit无符号整数到浮点数转换； c) 分别对门级编程实现和RTL级编程实现的组合逻辑电路进行功能仿真； d) 利用“实验板”对两种4-bit无符号整数到浮点数转换电路进行综合和实现，设定定点数输入和浮点数输出的人机接口，建议用4个LED灯表示输入值，操作开关或按动按钮后进行转换，用数码管显示有效位和幂指数；（任何合理的人机接口都是可以接受的）

axi_test_top为代码顶层文件，axi_test_top_tb为testbench仿真文件。除了这两个文件外，带slave名字的为AXI 协议从机代码文件，不带的为主机代码。除顶层文件与仿真文件外，AXI协议的实现部分代码为Vivado上自动生成的。

在本次提交中，均值滤波器算法是使用 HDL 编码器设计的。这项工作背后的主要动机是生成自动 VHDL 代码，用于高效的 FPGA 实现 MEAN 滤波器，该滤波器在许多计算机视觉算法中使用，并作为许多图像处理的子系统以硬件实现为目标的系统。