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FPGAVerlog实现简单CPU(可烧录及小脚丫)
该资源利用Verlog实现了简单CPU,并可烧录进小脚丫进行验证,资源包内附有演示视频,大家可以观看整个演示过程,也可根据视频烧录进自己的小脚丫进行验证。另外详细设计请参考本人的博客【FPGA】设计一个简单CPU—Verlog实现。希望可以帮助到大家。
2023-12-19 15:24:01
74.39MB
fpga开发
1
matlab.rar通过matlab将彩色图片生产coe文件
matlab.rar通过matlab将彩色图片生产coe文件 提供给fpga使用 方便调试功能
2023-12-16 15:39:31
1.22MB
matlab
fpga
1
红芯电子altera的FPGA系列资料6
这是红芯电子的altera开发板资料,这是系列资料的第六部分,也是最后一部分,后续没有了,视频教程太大就不上传,有需要的朋友可以私信我
2023-12-15 19:47:22
106.1MB
fpga
altera
工程文档
1
基于FPGA的三种信号处理器的集成设计
本文基于高性能FPGA(Altera的Stratix II系列)详细介绍了一种数字波束形成器(DBF)、动目标检测器(MTD)和恒虚警检测器(CFAR)的单芯片集成设计方案,最后对其性能特性和改进方向做了初步的分析讨论,以满足更高性能要求时的设计实现。
2023-12-14 18:23:16
212KB
可编程逻辑器件
波束形成
动目标检测
恒虚警检测
1
二阶数字锁相环的FPGA实现,基于Vivado2018平台
内容:二阶数字锁相环的FPGA实现工程文件 仿真平台:Vivado 2018.3 各模块:数字鉴相器(乘法器+低通滤波器),环路滤波器,压控振荡器 主要使用IP核:Multiplier,FIR Compiler,dds_compiler 注:仿真时,testbench文件中,输入数据文件目录:$readmemb("D:/FPGA_Project/04_FSK_System/PllTwoOrder/din.txt", memory); 改成自己电脑对应文本文件的目录
2023-12-13 21:25:59
23.24MB
fpga开发
Vivado
数字锁相环
1
基于野火F429挑战者的LVGL 8.2移植 DMA2D加速双图层运用 外部SDRAM
基于野火F429挑战者的LVGL 8.2移植,利用了DMA2D加速,同时缓冲区在外部SDRAM,开启Layer1和Layer2,可在一个图层用于LVGL,另外一个图层做点其他东西,比如在图层2加入摄像头功能或者是jpeg图片二维码什么的,图层2绘图需要自己实现,该程序仅完成到可用
2023-12-12 21:02:01
11.41MB
stm32
lvgl
dma2d
1
Advanced FPGA Design
FPGA高级设计,讲解FPGa设计的高级技术,非常实用。清晰版 (Senior FPGA design, FPGA design on high-level technology, very useful. Clear version)
2023-12-11 13:58:41
6.82MB
1
FPGA应用开发入门与典型实例》
讲述有关fpga最小系统设计的一些技巧和实例
2023-12-11 13:24:51
1.68MB
FPGA
1
FPGA开发全攻略
完整地FPGA开发资料,工程师创新设计宝典。
2023-12-11 13:21:05
8.51MB
FPGA
1
FPGA开发全攻略
FPGA开发全攻略,值得参考学习
2023-12-11 13:17:32
1.38MB
FPGA开发
1
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