使用紫光平台，黑金板卡实现功能，绝对超值划得来，试验全部说明以及解释算法等基础实践部分，划得来啊啊啊啊啊啊啊！！！！

含有完整工程，也可以移植到Vivado复现，该项目包含了完整的Quartus工程以及MATLAB验证和原始数据生成文件，该工程实现了96路信号的正交调制解调，并讲解了包括锁相环，多路滤波器的IP核的配置和使用方法，在同一工程下模拟了正交调制解调的全过程，通过modesim进行仿真，仿真后波形与MATLAB进行对比，波形完全相同，并可以达到万分之六到万分之七的误差，具有很高的完成度，IP核的使用对于初学者可以更快地理解Verilog的时序问题，多路的滤波器对的时序对于初学者有一定的的难度，多花费一些时间理解可以加深对于Verilog的认识

1、设计任务： 利用 QuartusII 软件，设计一个多功能数字钟，要求显示格式为小时—分 钟—秒钟，调整时间的按键用按键模块的 k1 和 k2，k1 调节小时，每按下一次，小时增加一个小时， k2 调整分钟，每按下一次，分钟增加一分钟。还要通过按键来控制时钟与秒表显示的切换功能，按键 k 没按下时为时钟显示功能，按下时为秒表显示功能。 Ret 按键复位，复位后全部显示 00—00—00。

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FPGA课程设计——交通灯设计 题目要求 （1） 以车为主体，绿灯、黄灯、红灯、绿灯依次点亮； （2）十字路口，具有两组红绿灯； （3）采用倒计时显示剩余时间，数码管动态显示； （4）红绿灯时间按键可调。

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简单实用Verilog HDL语句，利用反转实现50MHz转换为100hz,或1000hz,10hz,1hz.改变其中一个参数即可实现。