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基于Verilog的数电课设密码锁.rar

数电课设基于quartus软件的FPGA四位密码锁，能够实现密码输入，修改，确认，以及输入密码20秒后，若仍未输入正确，则发出警报。(上传前已测试可用）

2021-08-20 09:15:07 3.27MB 数电课设 密码锁 fpga verilog

杜勇老师编著, 前四章pdf文档, 本书从工程应用的角度详细阐述锁相环技术的工作原理，利用MATLAB及System View仿真工具软件讨论典型电路的工作过程。以Altera公司的FPGA为开发平台，以Verilog HDL语言为开发工具，详细阐述锁相环技术的FPGA实现原理、结构、方法，以及仿真测试过程和具体技术细节，主要包括设计平台及开发环境介绍、锁相环跟踪相位的原理、FPGA实现数字信号处理基础、锁相环路模型、一阶环路的FPGA实现、环路滤波器与锁相环特性、二阶环路的FPGA实现、锁相环路性能分析、锁相测速测距的FPGA实现。

2021-08-17 21:15:18 2.37MB FPGA Verilog 锁相环

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基于FPGA的扩频模块设计.zip

完整的扩频通信算法设计，包含各种设计文档，毕业论文，开题报告任务书，matlab和modelsim仿真程序，fpga程序，汉明码的fpga实现与应用

2021-08-16 09:03:01 75.35MB fpga verilog 论文开题设计方案文档 matlab

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FPGA设计收敛.doc

fpga设计收敛，500强上市公司fpga设计timing要求

2021-08-15 18:01:41 1.84MB fpga verilog

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FPGA 64位除法器(Verilog)

使用verilog语言，通过移位减方式实现64位除以32位数据的除法器，所需资源少，运算速度约64个时钟周期，可方便的自动修改运算位数

2021-08-14 11:34:29 1KB fpga verilog

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verilog.rar_VHDL/FPGA/Verilog_VHDL_源码

用Verilog语言描述比较器

2021-08-12 17:08:35 3KB VHDL/FPGA/Verilog VHDL

IIRtest.rar_VHDL/FPGA/Verilog_VHDL_源码

quartusII9.0开发环境下巴特沃斯IIR滤波器的实现完整的工程文件，同时里面有文档详细说明如何用modelsim对altera芯片进行仿真

2021-08-12 17:08:32 42.72MB VHDL/FPGA/Verilog VHDL

lcd12864_1.rar_VHDL/FPGA/Verilog_Others_源码

lcd12864的显示汉字程序源代码，共四行，每行8个汉字。

2021-08-12 17:08:20 1KB VHDL/FPGA/Verilog Others

VHDLqiangdaqi.rar_VHDL/FPGA/Verilog_VHDL_源码

VHDL四路抢答器该任务分成七个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块，最后是撰写顶层文件。

2021-08-12 13:04:36 7KB VHDL/FPGA/Verilog VHDL

shift_register8.rar_VHDL/FPGA/Verilog_VHDL_源码

XilinxFPGA Verilog 8位的移位寄存器

2021-08-11 18:04:34 224KB VHDL/FPGA/Verilog VHDL

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