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FPGA 64位除法器(Verilog)
FPGA 64位除法器(Verilog)
上传者:
XingouChen
|
上传时间: 2021-08-14 11:34:29
|
文件大小: 1KB
|
文件类型: ZIP
fpga
verilog
使用verilog语言,通过移位减方式实现64位除以32位数据的除法器,所需资源少,运算速度约64个时钟周期,可方便的自动修改运算位数
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