Verilog HDL 语言的一些开发实例，包括一些小的模块的测试模块，对于Verilog入门很有帮助。

宇闻著Verilog数字系统设计教程pdf版。是数字系统设计的一本教程。

个人在学习Verilog入门的时候 用的是夏奶奶的书 可遗憾的是直到读完了还是对可综合代码与不可综合代码理解不深 而当读完这本书觉得完全避免了这个困扰 所以强烈推荐刚学习Verilog和想学习Verilog的同学采用这本书作为参考 它让学习的时候更加贴近工程设计 是个不错的选择

Verilog UART 自述文件 有关更多信息和更新： : GitHub 存储库： : 介绍 这是一个基本的 UART 到 AXI Stream IP 核，用 Verilog 编写，带有 cocotb 测试平台。 文档 核心的主要代码存在于 rtl 子目录中。 uart_rx.v 和 uart_tx.v 文件是实际的实现，uart.v 只是实例化两个模块并建立了几个内部连接。 UART 发送器和接收器都使用单个发送或接收引脚。 这些模块采用一个参数 DATA_WIDTH，该参数指定数据总线的宽度和实际通信数据字的长度。 8 位接口的默认值为 8。 预分频输入决定了数据速率 - 它应该设置为 Fclk /（波特 * 8）。 这是一个输入而不是参数，因此可以在运行时更改它，尽管它不在内部缓冲，因此应小心避免损坏数据。 用户设计的主要接口是一个 AXI4-Stream 接口，它由

Uart_16550_Verilog_Source代码，挺好的 988936385Uart_16550_Verilog_Source.rar (461.36 KB, 下载次数: 257 )

EDA ADC0809实验的程序包，都是可以实现的源程序 自己写的 硬件验证过的

自己手敲的8并行DDS设计实现。

＃MIPS_CPU_2015用Verilog HDL编写的THUEE2015 MIPS CPU

将vivado编辑器页面、原理图界面、xdc文件界面、tcl命令界面等修改为黑色背景，并设置每次打开vivado自动应用自定义黑色主题。

verilog实现浮点数加法运算，采用单精度浮点型格式，实现硬件浮点数相减，并且可以根据需要更改其浮点型减法的精度