基于VERILOG HDL的数字系统应用设计

数字电子实习，基于verilog语言设计简易电子琴实现高中低音，并可拓展自动播放一段音乐，自动播放的音乐由于时间设置短，播放较快。

l、能进行正常的时、分、秒计时功能，分别由6个数码显示24小时、60分钟的计数器显示。 2、能利用实验系统上的按钮实现“校时”、“校分”功能； （1）按下“SA”键时，计时器迅速递增，并按24小时循环； （2）按下“SB”键时，计时器迅速递增，并按59分钟循环，并向“时”进位； （3）按下“SC”键时，秒清零；抖动的，必须对其消抖处理。 3、能利用扬声器做整点报时： （1）当计时到达59’50”时开始报时，频率可为500Hz； 计满23小时后回零；计满59分钟后回零。 （2）到达59’59”时为最后一声整点报时，整点报时的频率可定为lKHz。 4定时闹钟功能

空间矢量脉宽调制算法是电压型逆变器控制方面的研究热点，广泛应用于三相电力系统中。基于硬件的FPGA/CPLD芯片能满足该算法对处理速度、实时性、可靠性较高的要求，本文利用Verilog HDL实现空间矢量脉宽调制算法，设计24矢量7段式的实现方法，对转速调节和转矩调节进行仿真，验证了设计的实现结果与预期相符。

Spartan-3E实验板基于Verilog实现旋转按钮控制八个LED灯移动方向.

基于Verilog hdl 的简单的uart通信，能实现的基本的串口通信功能。很具有参考价值和学习。

数电课设基于quartus软件的FPGA四位密码锁，能够实现密码输入，修改，确认，以及输入密码20秒后，若仍未输入正确，则发出警报。(上传前已测试可用）

基于Verilog HDL的全功能UART IP核的设计与实习.基于Verilog HDL的全功能UART IP核的设计与实习.

基于verilog的FPGA设计基础.pdf

设计一个能进行异步全双工串行通信的模块，该模块以固定的串行数据传送格式收发数据。 基本设计要求： （1） 每帧数据供 10 位，其中 1 位启动位，8 位数据位，1 位停止位 （2） 波特率为：9600 或 115200 （3） 收/发时钟频率与波特率之比为 16 （4） 实现与 PC 机的通信，PC 机端采用串口调试助手 提高设计要求： （1） 模块发送的数据由 PC 端的串口调试助手接收，要求能发送数字和中文（一首古诗，在 FPGA 内采 用 ROM 的方式存储中文内码），并能进行切换； （2） 模块接收 PC 端串口调试助手发送的 16 进制数据，可按 10 进制方式显示到 LED 上。