基于verilog实现pc与fpga的uart通信.zip

verilog 串口助手 fpga

设计一个能进行异步全双工串行通信的模块，该模块以固定的串行数据传送格式收发数据。
基本设计要求：
（1）每帧数据供 10 位，其中 1 位启动位，8 位数据位，1 位停止位
（2）波特率为：9600 或 115200
（3）收/发时钟频率与波特率之比为 16
（4）实现与 PC 机的通信，PC 机端采用串口调试助手
提高设计要求：
（1）模块发送的数据由 PC 端的串口调试助手接收，要求能发送数字和中文（一首古诗，在 FPGA 内采
用 ROM 的方式存储中文内码），并能进行切换；
（2）模块接收 PC 端串口调试助手发送的 16 进制数据，可按 10 进制方式显示到 LED 上。

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m0_52891896 :

不知道为啥用不了·····
2021-08-25

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