（1）设计一个自动售货机，能够提供4种不同价格的货物； （2）要求投币金额的面额数至少为2种以上（5元，10元等）； （3）在交易过程中，如果投币金额高于所购买商品的价格，则交易成功，售货机出货，并可以选择找零或者继续购买；若投币金额低于购买商品的价格，则提示购买金额不足； （4）整个交易流程使用LED灯对各阶段进行描述（出货指示灯、交易成功指示灯等）。（20分）

使用verilog语言，通过FPGA控制AT24C02C EEPROM，硬件上需要注意，根据硬件连接芯片的A2 A1 A0 电平，编写Device Address字节内容，本设计使用的是A2=0,A1=0,A0=1; 由两个小模块和一个顶层模块组成： iic.v 是iic通讯子模块，可以实现特定地址的读写功能。一次读写一个字节。 iic_ctrl.v 是上层的应用子模块，主要是使用vio控制8个字节接口，使能后配置写入到编辑好的8个地址中。(地址可以在模块里修改 范围为0xx0~0xFF,共256byte)上电时rst_置1后，从eeprom中读取这8个字节的数据。用于配置一些其他功能模块之类。可以根据使用情景自行修改。可以自己加ila看一下相关的时序控制。 TOP.v是顶层模块，外接线路只有rst复位，sys_clk系统时钟，I2C_SDA 数据线iic的，I2C_SCL 时钟线iic的。自己生成工程的时候记得添加vio作为控制输入看一下。 祝开发顺利~稍后会简单整理一下开发心得，调试过程中的注意事项。

verilog语言实现>,已通过仿真验证，结果正确。

ADS7844共有三种工作模式，用verilog语言分别实现三种工作模式的主程序及仿真代码。在Quertus上编译成功，下载到FPGA中通过signalTap查看AD转换结果与实际电压值相符。

这是用verilog语言实现的数字钟，以FPGA为应用平台，实现了精确计时，以及电台报时和闹钟等功能

Verilog 语言基础

用verilog语言写的七段译码器的实验，尽管代码挺简洁的，但用处很大，对学习数字逻辑电路的同学很有帮助。

基于FPGA的数字电子琴——数电小系统设计【数字电子技术】(使用Vivado中的verilog语言）实验设计代码文件（全）。 该文件适合初学数字电子技术的同学学习使用和参考。 实验文件代码有限，如果需要改动代码请认真学习后再使用，以防出现无法成功使用的情况出现。

The AD7606/AD7606-6/AD7606-4 是分别具有八个、六个和四个通道的16位、同步采样、模数数据采集系统（DAS）。每个器件均包含模拟输入钳位保护、二阶抗混叠模拟滤波器、采样保持放大器、16 位电荷再分配逐次逼近模数转换器 (ADC)、灵活的数字滤波器、2.5 V 基准电压源和基准缓冲区以及高速串行和并行接口。 采用SPI通信

时钟40Mhz