实测亲测xilinx fpga uart 串口rs232例子实例工程，ISE打包工程，不出错发送接收数据测试，无状态机，节省资源3根线串口，可以学习rs232串口和倍频ip core用法，字节编写，用verilog编写 基于一个xilinx的学习板子，具体io配置请看工程，测试内容内容是 pc 用 uart rs232发一个字节到fpga，fpga收到之后马上把字节加1发回给pc，uart的波特率是50m时钟，用到了ise的pll倍频，可以学习pll用法，uart 的 verilog 代码没有用到状态机，只用到txd，rxd，gnd这3根最基本的串口通讯线，极大的简化了fpga资源。整个工程打包，方便大家下载到之后可以马上用，相信对初学xilinx fpga 或者 ip cone用法的初学者来说，学习很用帮助。

大学时项目用的上位机，用Qt写的，分享出来给大家参考参考，涉及到MJPEG摄像头数据的读取，串口数据的读取，TCP网络数据的读取

verilog实现的带FIFO的UART模块，代码风格良好，模块化，具有较高的参考价值。

UART verilog仿真实现 仿真功能实现

UART1 DRIVERS – 115200 Boundrate, 1 start bit, 8 dat – 22.1184MHz crystal, 12 machine clock

该工程在ICCV7 for AVR上开发，硬件atmel的Atmega128 ，移植ucosii，附带了UART通讯部分，经过工程实用，稳定可靠。

实现FPGA与电脑串口的通信程序，Quartus II 13.0 上运行无误，所用FPGA芯片型号为Altera Cyclone IV E ,EP4CE15F23C8。烧写进FPGA开发板后，从串口助手向FPGA板发数据，可从串口助手收到发送数据加一后的结果。

stm32实现hart与设备之间进行通信

利用单片机IO口模拟UART程序，系统用了一个定时器和一个外部中断，外部中断主要是用来检测串口起始位的到来。

使用verilog HDL语言编写的串口IP核，经过波形仿真验证