搜索【verilog的FPGA】的结果

SystemVerilogSHA256 ：（系统-）Verilog开源FPGA Miner中的SHA256-源码

SystemVerilogSHA256 ：（系统-）Verilog开源FPGA Miner中的SHA256

2021-07-08 19:25:27 88KB fpga bitcoin mining verilog

1

Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog

CDC跨时钟域英文论文原文，经典

2021-07-07 14:04:38 569KB verilog CDC FPGA

1

verilog编程fpga通过IIC读取mpu6050数据_verilogmup6050,mpu9250verilog源码

使用verilog HDL语言编写IIC协议，用FPGA读取mpu6050数据，其他可用IIC读数器件操作类似

2021-06-25 09:04:43 11KB verilog HDL IC协议 FPGA

按键计数器+按键去抖（Verilog HDL）.v

本例程用Verilog HDL实现了按键计数器的功能并进行了按键消抖，打开后将代码复制到您的例程中即可使用

2021-06-22 19:13:07 1KB Verilog HDL FPGA

1

FPGA实现DDS信号源（单频、线性调频）的verilog程序（可电脑端实时控制）

pc2ad_0329_tested.rar

2021-06-17 09:05:26 5.95MB 程序 verilog DDS FPGA

1

Verilog基于FPGA的PWM控制8LED亮度

Verilog编写，用PWM控制8个LED的亮度，代码清晰易懂，在开发板上测试成功。

2021-06-16 21:45:57 3KB fpga verilog pwm led

1

基于Verilog和FPGA的简易LED数字时钟.7z

本资源压缩包内含整个Quartus项目工程Top_proj。本项目基于Verilog语言和Quartus II平台设计了一个FPGA简易数字钟，能实现小时、分钟和秒的计时及显示，其中，通过控制时、分和秒实现时钟计时的计数模块是本次设计的核心。计数模块的关键在于能够理解三个计时单位之间的联系，即秒计数满60产生一个向分钟的进位，分钟计数满60产生一个向小时的进位，这两个进位信号将小时、分和秒联系起来，是理解本设计的关键点。为时钟设计一个初值设置控制信号，按下设置信号时能利用开发板上的拨码开关或按键对时间进行校对设置。https://xinso.blog.csdn.net/article/details/106558166

2021-06-05 09:03:34 1.86MB LED数字时钟 数字时钟 FPGA verilog

1

Verilog HDL高级数字设计（第二版）Advanced Digital Design with the Verilog HDL源码+习题解答+PPT

verilogHDL高级数字设计是数字电路设计的经典用书，ciletti的书，进阶必看，对数字电路知识有充分的介绍，包含数字基础部分和Verilog数字设计部分以及FPGA相关的设计等

2021-05-26 11:20:40 91.95MB Verilog HDL FPGA

1

FPGA串口8位转32位收发数据

此为FPGA串口8转32位收发数据，笔者亲测可用，接收与发送数据都进行了32位的转化，希望可以帮助到有需要的朋友们

2021-05-21 08:48:22 879KB verilog xilinx fpga

1

PS/2键盘解码Verilog/VHDL程序

PS/2键盘解码实验程序： CPLD通过PS/2接收键盘的数据，然后把接收到的大写字母A-Z的键值转换成相应的ASCII码，再通过串口传送给PC机。只要字母按键被按下，就能够在串口调试助手里显示相应的字母。文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。

2021-05-21 08:17:00 382KB Verilog CPLD FPGA VHDL

1

个人信息

热门下载

最新下载

其他资源