基于Verilog和FPGA的简易LED数字时钟.7z
本资源压缩包内含整个Quartus项目工程Top_proj。本项目基于Verilog语言和Quartus II平台设计了一个FPGA简易数字钟，能实现小时、分钟和秒的计时及显示，其中，通过控制时、分和秒实现时钟计时的计数模块是本次设计的核心。计数模块的关键在于能够理解三个计时单位之间的联系，即秒计数满60产生一个向分钟的进位，分钟计数满60产生一个向小时的进位，这两个进位信号将小时、分和秒联系起来，是理解本设计的关键点。
为时钟设计一个初值设置控制信号，按下设置信号时能利用开发板上的拨码开关或按键对时间进行校对设置。https://xinso.blog.csdn.net/article/details/106558166
文件下载
资源详情
[{"title":"（ 145 个子文件 1.86MB ） 基于Verilog和FPGA的简易LED数字时钟.7z","children":[{"title":"top.qsf <span style='color:#111;'> 2.97KB </span>","children":null,"spread":false},{"title":"top_assignment_defaults.qdf <span style='color:#111;'> 48.64KB </span>","children":null,"spread":false},{"title":"top.csv <span style='color:#111;'> 2.65KB </span>","children":null,"spread":false},{"title":"top.v.bak <span style='color:#111;'> 387B </span>","children":null,"spread":false},{"title":"top.cmp.logdb <span style='color:#111;'> 4B </span>","children":null,"spread":false},{"title":"......","children":null,"spread":false},{"title":"<span style='color:steelblue;'>文件过多，未全部展示</span>","children":null,"spread":false}],"spread":true}]
评论信息
其他资源
- 多智能体系统的协同群集运动控制
- AUTOCAD完全应用指南高清版+随书CD
- OpenGL实践一：音乐喷泉真实感模拟
- 形状特征提取
- 栅栏桌面 fences（windows xp亲测）
- 亲测有效 Acronis Backup 11.7 (AcronisBackup) 激活码 注册码 激活教程 注册教程
- 图像处理中常用的标准测试图
- ACE js插件与例子
- WebEx Recording Editor 2014最新版
- scrapy
- 车辆管理系统源代码
- 《数据之魅：基于开源工具的数据分析》（高清中文版,已经添加标签目录)
- 模拟记事本程序（含vb源码）
- 视频点播系统，视频点播系统
- 基于Adaboost算法的人脸检测
- 国科大-图像处理与分析-2018期末试题
- asp.ent项目管理系统
- 关于肤色分割的matlab源代码
- 传智播客CRM项目视频详细讲解及源代码(ssh) 共10g
- php_memcache-3.0.9 for php7-nts-vc14-x86 扩展DL
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明