基于Verilog和FPGA的简易LED数字时钟.7z

LED数字时钟数字时钟 FPGA verilog

本资源压缩包内含整个Quartus项目工程Top_proj。本项目基于Verilog语言和Quartus II平台设计了一个FPGA简易数字钟，能实现小时、分钟和秒的计时及显示，其中，通过控制时、分和秒实现时钟计时的计数模块是本次设计的核心。计数模块的关键在于能够理解三个计时单位之间的联系，即秒计数满60产生一个向分钟的进位，分钟计数满60产生一个向小时的进位，这两个进位信号将小时、分和秒联系起来，是理解本设计的关键点。为时钟设计一个初值设置控制信号，按下设置信号时能利用开发板上的拨码开关或按键对时间进行校对设置。https://xinso.blog.csdn.net/article/details/106558166

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