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基于FPGA的8b10b编解码verilog实现

本设计是采用EDA技术设计的一种8B /10B 编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilog HDL 逻辑设计语言，经过modelsim、quartus II的仿真和下载验证，实现其编码和解码的功能。该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。采用Verilog HDL 描述、modelsim 10.2a 进行功能仿真、Quartus II 13.1 进行FPGA逻辑综合和适配下载，最后在Alter 公司的Cyclone IV E 的芯片EP4CE6F17C8 上实现并完成测试。资源包中附有quartusII 的项目文件和代码,直接打开即可使用。

2019-12-21 20:52:04 3.88MB FPGA Verilog HDL 8b10b

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乘法器的Verilog实现

包含有符号乘法器以及无符号乘法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证通过

2019-12-21 20:47:15 2KB 乘法器 Verilog

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除法器的Verilog实现

包含有符号除法器以及无符号除法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证通过

2019-12-21 20:47:15 3KB 除法器 Verilog

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用Verilog实现整数转浮点数

通过Verilog实现整数转浮点数，用MATLAB将数据有整数转浮点数，与FPGA实现

2019-12-21 20:46:56 218KB FPGA 整数转浮点数

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verilog实现通过拨码开关控制数码管显示，模仿3-8译码器

用verilog模拟3-8译码器实现拨码开关控制控制数码管显示

2019-12-21 20:45:59 276KB verilog 数码管显示 拨码开关 3-8译码器

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单周期CPU设计与Verilog实现

单周期的整个项目，在电脑上安装vivado即可添加项目，我个人使用的是15版的。另外需要看波形图的，点击仿真，调节相关参数即可

2019-12-21 20:45:45 655KB CP verilog single computer

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多周期CPU的设计与Verilog实现

多周期CPU的实现，在15版的vivado上可以打开，如果需要看到仿真的波形图，可以跑仿真，调节相关参数即可显示出来

2019-12-21 20:45:45 275KB CPU Verilog computer Vivado

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Verilog 实现的UART通讯

Verilog 编写的UART核，可以实现可定义形式数据的收到，测试工作正常

2019-12-21 20:43:15 6.45MB 串 Verilo UAR RS23

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使用verilog实现基于FPGA的UART串口收发模块

使用verilog实现基于FPGA的串口收发模块，可在模块内部更改波特率，收发通道独立

2019-12-21 20:36:55 3KB UART FPGA Verilog

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国密SM4算法Verilog实现

课程设计，实现相对简单，可作参考。Verilog实现国密SM4分组密码算法，实验环境为Quartus II 9.0。

2019-12-21 20:35:41 38KB 国密 SM4 Verilog Quartus

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