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[{"title":"（ 4 个子文件 3KB ） 使用verilog实现基于FPGA的UART串口收发模块","children":[{"title":"uart","children":[{"title":"uart_tx.v <span style='color:#111;'> 2.31KB </span>","children":null,"spread":false},{"title":"baud_clk.v <span style='color:#111;'> 1.58KB </span>","children":null,"spread":false},{"title":"uart.v <span style='color:#111;'> 1.91KB </span>","children":null,"spread":false},{"title":"uart_rx.v <span style='color:#111;'> 2.88KB </span>","children":null,"spread":false}],"spread":true}],"spread":true}]
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