本实例使用了一个PLL的硬核IP模块。关于PLL，这里简单的做些基础扫盲。PLL(Phase Locked Loop)，即锁相回路或锁相环。PLL用于振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
2024-04-01 23:56:38
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用于Verilog代码中模块的例化，可直接先将module部分转换成例化后的语句，并且实现代码对齐。使用MATALB2019a的APPdesigner编写
2023-03-08 22:29:53
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LMH6518 带宽可达900MHz，数字控制，可变增益放大器
数字控制接口SPI接口
可用于高速采集卡模拟前端或示波器模拟前端调节
LMH6518 Verilog驱动代码
FPGA直接例化使用
rw_ctrl引脚用于控制SPI 中SDIO三态门控制，在TOP层模块使用
2022-11-11 19:59:21
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我们可以将自己的模块定义添加某些parameter，并且可将parameter关联上某些值，比如上述程序中的引脚的位宽。然后通过defparam multiplexer.参数名，这种语法来例化出不同的模块，是不是很赞呢。
2022-05-25 14:52:10
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之前一直将这种RAM和FIFO的操作等同了，其实二者的数据读取还是有区别的，FIFO在读请求有效的下一个时钟即有数据输出；而单口RAM是在地址有效的下下个时钟周期才能得到读取的数据。
2022-04-04 19:38:30
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Component例化语句
元件例化时端口映射或关联有两种方式：
a.位置对应方式
直接由输入信号和元件信号的对应位置进行映射。即：
元件标号：元件名 Port Map（信号A1, 信号B1,…）;
b.名字直接对应
我们使用=>映射符号进行输入信号和元件信号之间的映射，那么位置可以不对应。即：
元件标号：元件名 Port Map（元件信号A=>信号A1,元件信号B=>信号B1,…）;
注意！元件标号是必需的。
2021-12-02 08:37:29
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以前在例化一个module的时候，总需要手动修改，手动排版，使用作者写的小工具能避免这种繁琐！选择模块声明，ctrl + c，再按下ModuleEase组合键，ctrl + v，就能出现整齐的例化！参照：
https://blog.csdn.net/Mr_liu_666/article/details/103650791
2021-11-24 15:39:45
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常用的存储器IP核（ROM,RAM,FIFO）,分频器IP核，加减法IP核，基础的TestBench编写
pll pll_inst(
.areset(rst), //低电平复位
.inclk0(clk_in), //输入始终频率
.c0(clk_out), //分频后输出的时钟
.locked(locked)); //areset和locked可以省略不用
2021-11-09 15:07:35
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