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ModuleEase
.exe
以前在例化一个module的时候,总需要手动修改,手动排版,使用作者写的小工具能避免这种繁琐!选择模块声明,ctrl + c,再按下
ModuleEase
组合键,ctrl + v,就能出现整齐的例化!参照: https://blog.csdn.net/Mr_liu_666/article/details/103650791
2021-11-24 15:39:45
133KB
Verilog工具
module例化工具
ModuleEase
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