FPGA设计曼彻斯特编解码Verilog源代码 module md (rst,clk16x,mdi,rdn,dout,data_ready) ; input rst ; input clk16x ; input mdi ; input rdn ; output [7:0] dout ; output data_ready ; reg clk1x_enable ; reg mdi1 ; reg mdi2 ; reg [7:0] dout ; reg [3:0] no_bits_rcvd ; reg [3:0] clkdiv ; reg data_ready ; wire clk1x ; reg nrz ; wire sample ; reg [7:0] rsr ; // Generate 2 FF register to accept serial Manchester data in always @(posedge clk16x or posedge rst) begin if (rst) begin mdi1 <= 1'b0 ; mdi2 <= 1'b0 ; end el

I2C verilong code 详细代码分析，根据协议每一步都有分析，进过验证，代码分slave和master部分，代码比较成熟

高速以太网verilog源代码及验证模型

FIFO的Verilog源代码，可以任意调整深度的，不错，已经验证过 异步fifo下次发 源代码

自己写的代码：先通过计算机串口给FPGA发送读写控制代码，再发送地址，再根据这些数据，对EEPROM进行读或者写，并且把读出来的数据显示在数码管上，同时通过串口，发送到计算机上，并显示出来。

常见的乘法器Verilog源代码及仿真结果！！！！ 仿真 , 源代码

基于FPGA的verilog源代码数字CMOS摄像机图像采集

开源处理器 源代码 Verilog版 OR1200_UPR_IMP_BITS 4 `define OR1200_UPR_MP_BITS 5 `define OR1200_UPR_DUP_BITS 6 `define OR1200_UPR_PCUP_BITS 7 `define OR1200_UPR_PMP_BITS 8 `define OR1200_UPR_PICP_BITS 9 `define OR1200_UPR_TTP_BITS 10 `define OR1200_UPR_RES1_BITS 23:11 `define OR1200_UPR_CUP_BITS 31:24 // UPR values `define OR1200_UPR_UP 1'b1 `ifdef OR1200_NO_DC `define OR1200_UPR_DCP 1'b0 `else `define OR1200_UPR_DCP 1'b1 `endif `ifdef OR1200_NO_IC `define OR1200_UPR_ICP 1'b0 `else `define OR1200_UPR_ICP 1'b1 `endif `ifdef OR1200_NO_DMMU `define OR1200_UPR_DMP 1'b0 `else `define OR1200_UPR_DMP 1'b1 `endif `ifdef OR1200_NO_IMMU `define OR1200_UPR_IMP 1'b0 `else `define OR1200_UPR_IMP 1'b1 `endif `define OR1200_UPR_MP 1'b1 // MAC always present `ifdef OR1200_DU_IMPLEMENTED `define OR1200_UPR_DUP 1'b1 `else `define OR1200_UPR_DUP 1'b0 `endif `define OR1200_UPR_PCUP 1'b0 // Performance counters

可用的or1200处理器verilog源代码

图像采集、控制SDRAM verilog源代码,需要的可以参考，非常详细