IEEE 1800™-2017 SystemVerilog-Unified Hardware Design, Specification, and Verification Language

1.IEEE Standard for SystemVerilog—Unified Hardware Design,Specification, and Verification Language 2.Errata to IEEE Standard for SystemVerilog—Unified Hardware Design,Specification, and Verification Language

提供了 SystemVerilog 的语言语法和语义定义，它是一种统一的硬件设计、规范和验证语言。该标准支持在行为、寄存器传输级别 (RTL) 和门级抽象级别对硬件进行建模，并支持使用覆盖率、断言、面向对象编程和约束随机验证编写测试平台。该标准还为外国编程语言提供了应用程序编程接口 (API)。

最新的SV IEEE 1800-2017 和 UVM IEEE 1800.2-2017英文版，适合从事半导体行业的设计和验证工程师参考，ieee 权威文档，包含system verilog 和UVM 两个电子版的资料，文档齐全。

完整英文电子版 IEEE Std 1800-2017 SystemVerilog—Unified Hardware Design,Specification, and Verification Language （SystemVerilog - 统一的硬件设计、规范和验证语言）。 该标准开发了 IEEE 1800 SystemVerilog 语言，以满足该语言在硬件规范、设计和验证中日益增加的使用。 此修订版更正了 IEEE Std 1800-2012.1 中语言定义的错误并澄清了各个方面。此修订版还提供了增强功能，可简化设计、改进验证和增强跨语言交互。

SystemVerilog IEEE的标准

2018年最新版 1800-2017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language（2018.8299595）

适合芯片验证工程师食用