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Xilinx Cordic IP核的用法( 以arctan为例)
在ISE14.6开发环境中,调用Xilinx的Cordic IP核实现arctan算法。
2022-11-16 20:45:27
2.59MB
Cordic
IP
FPGA
arctan
1
2020年全国大学生
FPGA
大赛基础能力测试题
这是2020年全国大学生
FPGA
大赛基础能力测试题,对大家学习
FPGA
、Verilog和准备赛前考试都是难得的学习材料
2022-11-16 20:04:51
156KB
verilog
FPGA
1
FPGA
制作PWM信号调制器设计
实现PWM信号模块,可改变初始相位,频率,占空比,通过模块外部按下两个开关分别将占空比增减,通过在模块外部在内部比较器输入端加入正弦波形实现SPWM波形,通过模块调用法产生PWM,可设置PWM信号模块的初始相位,频率,占空比。
2022-11-16 19:07:43
27.17MB
FPGA
PWM
verilog
1
Altera
FPGA
开发板的原理图和说明书(EP2C20F484)
Altera
FPGA
开发板的原理图和说明书(EP2C20F484)
2022-11-16 18:24:51
1.23MB
Altera
FPGA
EP2C20F484
1
FPGA
基础时钟DE2
本设计采用DE2开发板,用Verilog实现了基础时钟功能,可以设置起始时间。显示在数码管上。
2022-11-15 22:56:40
947KB
FPGA
DE2
1
紫光SOBEL边缘检测例程.pdf
使用紫光平台,黑金板卡实现功能,绝对超值划得来,试验全部说明以及解释算法等基础实践部分,划得来啊啊啊啊啊啊啊!!!!
2022-11-15 18:50:31
974KB
FPGA
1
Verilog实现96路信号正交调制解调,通过Quartus实现,含有完整仿真文件
含有完整工程,也可以移植到Vivado复现,该项目包含了完整的Quartus工程以及MATLAB验证和原始数据生成文件,该工程实现了96路信号的正交调制解调,并讲解了包括锁相环,多路滤波器的IP核的配置和使用方法,在同一工程下模拟了正交调制解调的全过程,通过modesim进行仿真,仿真后波形与MATLAB进行对比,波形完全相同,并可以达到万分之六到万分之七的误差,具有很高的完成度,IP核的使用对于初学者可以更快地理解Verilog的时序问题,多路的滤波器对的时序对于初学者有一定的的难度,多花费一些时间理解可以加深对于Verilog的认识
2022-11-15 14:55:55
146.17MB
fpga
正交调制解调
Quartus
Modesim
1
根据
FPGA
的电子表设计与实现
1、设计任务: 利用 QuartusII 软件,设计一个多功能数字钟,要求显示格式为小时—分 钟—秒钟,调整时间的按键用按键模块的 k1 和 k2,k1 调节小时,每按下一次,小时增加一个小时, k2 调整分钟,每按下一次,分钟增加一分钟。还要通过按键来控制时钟与秒表显示的切换功能,按键 k 没按下时为时钟显示功能,按下时为秒表显示功能。 Ret 按键复位,复位后全部显示 00—00—00。
2022-11-15 10:52:23
1.52MB
FPGA电子表
1
pg168-gtwizard.pdf
xilinx
fpga
gt wizard serdes手册 用于Xilinx开发查看
2022-11-15 09:52:31
11.33MB
fpga
1
数电实验4 四个数码管独立显示
数电实验4 四个数码管独立显示
2022-11-15 00:27:00
787KB
fpga
1
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