VHDL Quartus 四分频器源代码-二进制位实现 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ---------------------------------------------- ENTITY clk_div IS PORT( clk: IN STD_LOGIC;--时钟输入 clk_divout: OUT STD_LOGIC ); END ENTITY clk_div; --------------------------------------------------- ARCHITECTURE rtl OF clk_div IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0); --定义一个四位的信号 SIGNAL countout:STD_LOGIC_VECTOR(11 DOWNTO 0); --定义一个四位的

VHDL Quartus 同步D触发器源代码 --2015/11/25 --同步D触发器 LIBRARY IEEE; --调用库 USE IEEE.STD_LOGIC_1164.ALL; --库文件 USE IEEE.STD_LOGIC_UNSIGNED.ALL; --库文件 ------------------------------------------------------------ ENTITY Dtrigger IS --定义实体名，其名称必须与VHDL文本文件名称相同 PORT( CLK: IN STD_LOGIC; --输入端口，时钟输入 DIN: IN STD_LOGIC; --输入端口，数据输入 RST: IN STD_LOGIC; DOUT: OUT STD_LOGIC ); --输出端口，溢出标志 END ENTITY Dtrigger; --结束端口定义

VHDL Quartus 五分频器源代码 --半周期是原来半周期信号的N倍 --一个上升沿是2分频 --两个上升沿就是4分频 --三个上升沿就是6分频 LIBRARY IEEE; --调用库 USE IEEE.STD_LOGIC_1164.ALL;--调用包集合 USE IEEE.STD_LOGIC_UNSIGNED.ALL;--调用包集合，可以克服'1',1，"0001"的编译问题 USE IEEE.STD_LOGIC_ARITH.ALL;--调用包集合 ---------------------------------------------------------------------------------------------------------------------- ENTITY CLK_DIV5 IS --定义实体 PORT ( CLKIN : IN STD_LOGIC;--分频前的时钟输入 RST: IN STD_LOGIC;--复位端输入，建议复位时，复位为高电平，因为实验箱是低电平驱动 TMPOUT: OUT STD_LOGIC;

VHDL Quartus 循环LED彩灯控制器源代码 --设计一个循环彩灯控制器 --该控制器控制红，绿，黄三个发光二极管循环发亮 --要求红发光管亮2秒，绿亮3秒，黄亮1秒。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ASM_LED IS PORT( CLR: IN STD_LOGIC; --清零控制输入 CLK: IN STD_LOGIC; --时钟输入 LED1:OUT STD_LOGIC; --LED1输出 LED2:OUT STD_LOGIC; --LED2输出 LED3:OUT STD_LOGIC); --LED3输出 END ASM_LED; --实体名称可以省略 --------------------------------------------- ARCHITECTURE A OF ASM_LED IS

VHDL Quartus 循环 LED 流水灯 源代码 前言 流水灯是每个学电子的入门“游戏” ，示意图如图 1，其原理极其简单，但是可 玩性却极强，可以就 8个 LED写出不同花样的程序 。 源代码 --wangding --north university of china --2015 11 20 --LED_shumaguanDTSMXS LIBRARY IEEE; --库文件 USE IEEE.STD_LOGIC_1164.ALL; ENTITY DTSMXS IS --文件名必须 与实体名相同 PORT(CLK:IN STD_LOGIC; --定义时钟输 入端口 B14,B13,B12,B11,B10,B9,B8,B7,B6,B5,B4,B3,B2,B1:IN

VHDL Quartus 异步D触发器源代码 --2015/11/25 --异步D触发器 LIBRARY IEEE; --调用库 USE IEEE.STD_LOGIC_1164.ALL; --库文件 USE IEEE.STD_LOGIC_UNSIGNED.ALL; --库文件 ------------------------------------------------------------ ENTITY YBD IS --定义实体名，其名称必须与VHDL文本文件名称相同 PORT( CLK: IN STD_LOGIC; --输入端口，时钟输入 DIN: IN STD_LOGIC; --输入端口，数据输入 RST: IN STD_LOGIC; DOUT: OUT STD_LOGIC ); --输出端口，溢出标志

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