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上传时间: 2021-08-21 09:38:02
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文件大小: 166KB
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文件类型: PDF
VHDL Quartus 四分频器源代码-二进制位实现
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
----------------------------------------------
ENTITY clk_div IS
PORT(
clk: IN STD_LOGIC;--时钟输入
clk_divout: OUT STD_LOGIC
);
END ENTITY clk_div;
---------------------------------------------------
ARCHITECTURE rtl OF clk_div IS
SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0); --定义一个四位的信号
SIGNAL countout:STD_LOGIC_VECTOR(11 DOWNTO 0); --定义一个四位的