一个工程文件 几段简单的代码 一个输入一个输出（50Mhz倍频到100Mhz）

破解版的EDA工具 还不错 感觉，分享下了，

一个带有miniSys指令集的CPU核与若干接口部件的SOC芯片，项目开发主要使用的是QUARTUS软件和verilog语言。

学习FPGA入门的例程，包括一些基础的功能实现。通过对代码的学习，能初步了解FPGA架构。

基于Quartus II的FPGA/CPLD数字系统设计实例 中图法分类号: TP332.1/684 周润景, 图雅, 张丽敏编著 电子工业出版社 第1章 Altera Quartus II开发流程 1.1　Quartus II软件综述 1.2　设计输入 1.3　约束输入 1.4　综合 1.5　布局布线 1.6　仿真 1.7　编程与配置 第2章　Altera Quartus II的使用 2.1　原理图和图表模块编辑 2.2　文本编辑 2.3　混合编辑（自底向上） 2.4　混合编辑（自顶向下） 第3章　门电路设计范例 3.1　与非门电路 3.2　或非门电路 3.3　异或门电路 3.4　三态门电路 3.5　单向总线缓冲器 3.6　双向总线缓冲器 第4章　组合逻辑电路设计范例 4.1　编码器 4.2　译码器 4.3　数据选择器 4.4　数据分配器 4.5　数值比较器 4.6　加法器 4.7　减法器 第5章　触发器设计范例 第6章　时序逻辑电路设计范例 第7章　存储器设计范例 第8章　数字系统设计范例 第9章　可参数化宏模块及IP核的使用 第10章　DSP Builder设计范例 第11章　基于FPGA的射频热疗系统的设计 第12章　基于FPGA的直流电动机伺服系统的设计 附录A　可编程数字开发系统简介 参考文献

基于Quartus II的FPGA/CPLD 设计 作者:李洪伟 袁斯华 第1章 可编程器件及EDA工具概述 1.1可编程器件及其特征 1.1.1 CPLD 1.1.2 FPGA 1.2 EDA技术简介及开发软件 1.2.1 EDA技术 1.2.2开发软件 1.3小结 第2章 Quartus II软件简介 2.1 Quartus II概述 2.2设计软件 2.3 Quartus II系统特点总览 2.4 Quartus II系统配置与安装 2.5 Quartus II集成工具及其基本功能 2.6小结 第3章 Quartus II设计指南 3.1 Quartus II软件的应用概述 3.2创建Quartus II工程 3.3多种设计输入方式 3.3.1文本编辑——ALDL、VHDL，Verilog HDL 3.3.2图形设计输入 3.4建立文本编辑文件 3.5设计综合 3.6引脚分配 3.7仿真验证 3.8时序分析 3.8.1时序分析基本参数 3.8.2指定时序要求 3.8.3完成时序分析 3.8.4查看时序分析结果 3.9编程和配置 3.10 SignalTap II逻辑分析仪的使用 3.10.1在设计中建立SignalTap II逻辑分析仪 3.10.2利用MegaWizard Plug—In Manager建立Signal Tap II逻辑分析仪 3.10.3 SignalT印II逻辑分析仪的器件编程 3.10.4查看SignalTap II采样数据 3.11实例一个带清零和计数使能功能的模可变计数器设计 第4章 硬件描述语言(HDL)简介 4.1 HDL发展 4.2几种具有代表性的HDL语言 4.2.1 VHDL 4.2.2 Verilog HDL 4.2.3 Superlog 4.2.4 SystemC 4.3各种HDL语言的体系结构和设计方法 4.3.1 SystemC 4.3.2 Supeflog 4.3.3 Verilog和VHDL在各方面的比较 4.4目前可取的可行策略和方式 4.5未来发展和技术方向 4.6国内发展的战略选择 4.7特点 4.8 VHDL设计流程 4.9小结 第5章 VHDL程序的基本结构 5.1实体 5.2构造体及其子结构描述 5.2.1构造体 5.2.2 VHDL子结构描述 5.3库与包集合及配置 5.3.1库(Library) 5.3.2包集合(Package) 5.3.3配置(Configuration) 5.4小结 第6章 用Quartus II设计常用电路 6.1组合逻辑电路设计 6.1.1用VHDL描述的译码器 6.1.2用VHDL描述的编码器 6.1.3乘法器 6.2时序逻辑电路设计 6.2.1 D触发器(DFF) 6.2.2寄存器和锁存器 6.2.3分频器 6.3存储器设计 6.3.1 ROM只读存储器 6.3.2随机存储器RAM 6.3.3 FIFO 6.4有限状态机 6.4.1有限状态机的描述 6.4.2状态机的应用设计举例——空调控制系统有限状态 6.5基于Quartus II的其他设计示例 6.5.1双向数据总线——利用三态门构造 6.5.2锁相环路(PLL) 6.6小结 第7章 基于Quartus II的数字电路系统设计 7.1实例一 按键去抖动设计 7.2实例二 单片机和FPGA接口逻辑设计 7.3实例三 交通控制灯 7.3.1设计要求 7.3.2设计说明 7.3.3设计模块 7.4实例四数字秒表的设计 7.4.1设计要求(秒表的功能描述) 7.4.2模块功能划分 7.4.3设计实现、仿真波形和说明 7.4.4秒表显示模块 7.5实例五闹钟系统的设计 7.5.1闹钟系统的设计要求及设计思路 1.5.2闹钟系统的译码器的设计 7.5.3闹钟系统的移位寄存器的设计 7.5.4闹钟系统的闹钟寄存器和时间计数器的设计 7.5.5闹钟系统的显示驱动器的设计 7.5.6闹钟系统的分频器的设计 7.5.7闹钟系统的整体组装 7.6实例六数字密码锁设计 7.6.1设计要求 7.6.2输入、输出端口描述 7.6.3模块划分 7.6.4设计VHDL源程序 7.7实例七数字出租车计费器设计 7.7.1设计说明 7.7.2顶层设计 7.7.3功能子模块设计 7.8实例八IIC总线通信接口 7.8.1设计说明 7.8.2 VHDL设计源程序 7.8.3时序仿真结果及说明 第8章 MC8051单片机设计 8.1 MC8051单片机电路设计概述 8.1.1主要设计特色 8.1.2 8051总体结构和设计文件说明 8.1.3各个模块说明 8.2 MC8051程序包 8.3 MC8051内核的设计 8.4定时计数器模块 8.5串口模块 8.6控制模块 8.7算术逻辑模块 8.8小结 附录

Quartus使用入门及一些实验经验 Maxplus主要是教学使用，对于一般的教学需求，Maxplus软件可以很好的满足要求了， 但是为了以后学习的需要，还是得尝试学会使用更加专业的软件，比如Altera公司的Quartus 软件。 Quartus软件是Alter公司提供的FPGA/CPLD开发集成环境，Altera公司是世界上最大 的可编程逻辑器件供应商之一。Quartus是Maxplus的更新替换产品，其界面友好，使用方 便。在Quartus中可以完成设计输入，HDL综合，布线布局（适配），（前）仿真，下载等测 试。 Quartus软件主要有网页版订购版，都可以从Altera公司的网站上下载到。网络版相比 订购版只是少了一点小小支持，但是对我们的实验是没有任何影响的。本人使用的是Quartus 9.0订购版，大家可以在网络上查找下Quartus的crack来生成license，一般流行的都是俊龙 提供的。如果在网络上没有找到的话可以发我邮箱（yuanpuhao@gmail.com）索要。 关于Quartus软件的使用，及FPGA后续学习，个人推荐一本书《基于Alter FPGA/CPLD 的电子系统设计及工程实践》。湖大图书馆藏有这本书，是一本很好的入门书籍，图书馆藏 编号为：TP332.145。里面很详细介绍了Quartus的使用入门及一些简单的工程的建立流程， 等一些知识。 Quartus软件破解完成后，进入Quartus软件，界面如图1.（第一次登陆使用会让你选 择使用Quartus风格还是Maxplus界面风格） 图1 更具个人使用爱好，自己取舍界面需求，一般建议使用standard Quartus。在工具栏 工具栏 空白处右击，然后选择custom，然后显示如图2，选择标签toolbars，勾选standard Quartus， 确定。 图2 在custom里面有很多选项，如果都想了解，可以自己都去点选试试，那些英文都很直 观的告诉了用户对应的风格选项。 自己可以在工具栏直接右击后选择哪些显示，哪些不显示，当然那也可以通过菜单栏中 的view—>utility windows中选择。 利用快键按钮或者快捷键，可以节省自己很多操作，使自己的使用更加方便。 软件的用户界面都是很友好且相似的，Quartus的工具栏和菜单栏的使用和word是很相 像的，连新建，保存，另存为图标的样子都一样。 每一个设计项目都是以工程为单位的，里面可以包含设计图，波形图，管脚绑定，芯片 选择等信息。（就如同vc软件的工作空间这个概念） 点选工具栏中的new，新建一个工程。 接下来就是设置工程的一些基本信息。 输入完工程名字后，点选next。如果所在的文件夹下还有其他工程，Quartus会显示提 示信息，自己阅读后进行选择。 当然也可以直接点选finish，在后续的设计中，可以通过菜单栏中的Assignment进行修 改，如Device选项，修改使用的器件。 接下来是在工程中添加文件，比如自己曾经设计好的VHDL源码，原理图等或者库之 类信息。如果不要添加任何文件，直接选择next。 接下来就是器件芯片的选择。 更具实验箱上的芯片进行选择。在Device family中选择Cyclone，在Available devices 中选择EP1C6Q240C6。 点选next，让自己选择第三方软件，如ModelSim，Synplify等，不做任何修改，直接 next，最后finish，整个工程配置完成。 当我们以后再建立工程的时候，由于我们下载使用的芯片都是一样的，工程的基本信息 都是一样的，我们可以使用先前的工程的settings。 在输入工程name的时候，点选use existing project settings，选择指定的工程settings或 者上一次的工程settings，然后直接点选finish，省去了每一次新建工程都需要选择器件。 图3 建立完工程后，假使我们使用原理图的设计方案，因此新建一个block diagram，如图 4. 图4 如果我们设计一个16位计数器，选用74163芯片来制作一个简单的16位计数器。 在bdf文件的空白处双击然后在name选项中直接输入芯片名称。 插入input，output 后，连接进行布线。光标移动到线的一段后就会自动变成十字形， 表示可以进行线输入，连接完线后，如图5. 图5 为了显示清晰，可以将一些功能相同的线或者输入输出合并，即利用总线。比如将输出 端QD,QC,QB,QA合并。先将输出端连出线，然后给各线命名。直接

用Quartus II 软件绘制的8位ALU

使用Verilog硬件描述语言编写的出租车计价器，编写环境为Quartus ii 9.0，硬件平台为Cyclone EP1C6Q240C8. 实现主要功能如下： -输入时钟为系统晶振50Mhz. -两个开关分别控制：开始/停止计费，出租车行进中/停止等待 -一个开关控制所有数据的复位 -两个开关组合控制显示4种数据：当前计价（单位：元，精确到角）/当前行进总距离(单位：千米，精确到10m)/当前等待时间(单位：分，精确到分)/起步价内行进距离（单位：千米，精确到10m，详见计费规则） -计费规则：起步价9元/3千米，超出起步价部分2.4元/千米，停车等待时间内1元/10分钟（不足10分钟不计费）。 注：在起步价9元范围内，可算作是3元/千米，此时停车等待产生的费用也按照1元/10分钟折算到起步价内；即3元/千米的标准产生的行进费用与等待费用之和小于9元即视为起步价范围。（eg. 行进2千米，等待10分钟，总价为9元而非10元） 作为Verilog硬件描述语言初学者的入门项目，主要内容包含分频器、计数器、计算与数码管显示模块的简单实现与应用，具有一定的参考价值。

Altera 的Quartus软件各类IP核的license,适用于FPGA等硬件开发，Quartus16.0亲测可用，已知最全的IP核license。 先看我的博客再决定是否下载，会有惊喜的。