基于Quartus II的FPGA/CPLD 设计（扫描版PDF）

基于Quartus II的FPGA/CPLD 设计 作者:李洪伟 袁斯华 第1章 可编程器件及EDA工具概述 1.1可编程器件及其特征 1.1.1 CPLD 1.1.2 FPGA 1.2 EDA技术简介及开发软件 1.2.1 EDA技术 1.2.2开发软件 1.3小结 第2章 Quartus II软件简介 2.1 Quartus II概述 2.2设计软件 2.3 Quartus II系统特点总览 2.4 Quartus II系统配置与安装 2.5 Quartus II集成工具及其基本功能 2.6小结 第3章 Quartus II设计指南 3.1 Quartus II软件的应用概述 3.2创建Quartus II工程 3.3多种设计输入方式 3.3.1文本编辑——ALDL、VHDL，Verilog HDL 3.3.2图形设计输入 3.4建立文本编辑文件 3.5设计综合 3.6引脚分配 3.7仿真验证 3.8时序分析 3.8.1时序分析基本参数 3.8.2指定时序要求 3.8.3完成时序分析 3.8.4查看时序分析结果 3.9编程和配置 3.10 SignalTap II逻辑分析仪的使用 3.10.1在设计中建立SignalTap II逻辑分析仪 3.10.2利用MegaWizard Plug—In Manager建立Signal Tap II逻辑分析仪 3.10.3 SignalT印II逻辑分析仪的器件编程 3.10.4查看SignalTap II采样数据 3.11实例一个带清零和计数使能功能的模可变计数器设计 第4章 硬件描述语言(HDL)简介 4.1 HDL发展 4.2几种具有代表性的HDL语言 4.2.1 VHDL 4.2.2 Verilog HDL 4.2.3 Superlog 4.2.4 SystemC 4.3各种HDL语言的体系结构和设计方法 4.3.1 SystemC 4.3.2 Supeflog 4.3.3 Verilog和VHDL在各方面的比较 4.4目前可取的可行策略和方式 4.5未来发展和技术方向 4.6国内发展的战略选择 4.7特点 4.8 VHDL设计流程 4.9小结 第5章 VHDL程序的基本结构 5.1实体 5.2构造体及其子结构描述 5.2.1构造体 5.2.2 VHDL子结构描述 5.3库与包集合及配置 5.3.1库(Library) 5.3.2包集合(Package) 5.3.3配置(Configuration) 5.4小结 第6章 用Quartus II设计常用电路 6.1组合逻辑电路设计 6.1.1用VHDL描述的译码器 6.1.2用VHDL描述的编码器 6.1.3乘法器 6.2时序逻辑电路设计 6.2.1 D触发器(DFF) 6.2.2寄存器和锁存器 6.2.3分频器 6.3存储器设计 6.3.1 ROM只读存储器 6.3.2随机存储器RAM 6.3.3 FIFO 6.4有限状态机 6.4.1有限状态机的描述 6.4.2状态机的应用设计举例——空调控制系统有限状态 6.5基于Quartus II的其他设计示例 6.5.1双向数据总线——利用三态门构造 6.5.2锁相环路(PLL) 6.6小结 第7章 基于Quartus II的数字电路系统设计 7.1实例一 按键去抖动设计 7.2实例二 单片机和FPGA接口逻辑设计 7.3实例三 交通控制灯 7.3.1设计要求 7.3.2设计说明 7.3.3设计模块 7.4实例四数字秒表的设计 7.4.1设计要求(秒表的功能描述) 7.4.2模块功能划分 7.4.3设计实现、仿真波形和说明 7.4.4秒表显示模块 7.5实例五闹钟系统的设计 7.5.1闹钟系统的设计要求及设计思路 1.5.2闹钟系统的译码器的设计 7.5.3闹钟系统的移位寄存器的设计 7.5.4闹钟系统的闹钟寄存器和时间计数器的设计 7.5.5闹钟系统的显示驱动器的设计 7.5.6闹钟系统的分频器的设计 7.5.7闹钟系统的整体组装 7.6实例六数字密码锁设计 7.6.1设计要求 7.6.2输入、输出端口描述 7.6.3模块划分 7.6.4设计VHDL源程序 7.7实例七数字出租车计费器设计 7.7.1设计说明 7.7.2顶层设计 7.7.3功能子模块设计 7.8实例八IIC总线通信接口 7.8.1设计说明 7.8.2 VHDL设计源程序 7.8.3时序仿真结果及说明 第8章 MC8051单片机设计 8.1 MC8051单片机电路设计概述 8.1.1主要设计特色 8.1.2 8051总体结构和设计文件说明 8.1.3各个模块说明 8.2 MC8051程序包 8.3 MC8051内核的设计 8.4定时计数器模块 8.5串口模块 8.6控制模块 8.7算术逻辑模块 8.8小结 附录