当没有双目摄像头的时候，可verilog采用txt文档的形式，模拟双目摄像头采集，这里采用的图像大小为450*450.后续即可加入其他图像处理算法来进行计算。

Viterbi编解码的Verilog实现

利用半加器和全加器实现，打包的工程文件，包括测试文件

伽罗华域GF（2^3）上的RS（6,4）编码器verilog设计，可下到板子上，chipscope可采集数据。

基于Verilog_HDL语言的课堂智能响铃系统设计 摘 要: 本设计是基于Verilog HDL语言设计的一个课堂智能响铃系统。一直以来，课堂响铃都是学校管理工作中不可或缺的重要组成部分，随着集成电路等电子技术的发展，课堂智能响铃系统具有走时精度高、性能稳定、实用方便等优点。本次设计基于EDA使用Verilog_HDL语言设计和实现智能打铃系统，系统具有调节小时、分钟及清零的功能以及整点报时功能。在本次设计中，系统开发平台为MAX +plusⅡ，硬件描述语言是Verilog HDL。依据Verilog HDL语言设计的模拟智能响铃系统，根据输入，观察输出及仿真。设计方案和设计平台完成了程序编写和程序调试，通过运行程序及时序波形的仿真有效验证了设计的正确性，初步实现了设计目标。 关键词: 课堂智能响铃系统；Verilog HDL；EDA；MAX +plusⅡ

ay-3-8910_reverse_engineered:反向工程的AY-3-8910芯片。 晶体管级原理图，verilog模型和带有工具的测试台，可以将寄存器转储文件呈现为.flac音轨

CPu的课程设计，可实现加减，移位，乘法等功能。

可以产生最基本的三角波，正弦波，方波信号，比较简单

viterbi维特比译码的verilog实现，硬判决输出，含实验报告

程序采用分模块进行的原则，主控制模块可以控制整体的运行和关闭，分频器模块可获取需要的1Hz和1kHz的时钟信号，按键防抖模块消除了按键时抖动的影响，时钟主体正常运作（24小时显示），按键调时模块控制分钟的调整，数码管显示模块利用动态显示原理得到时，分的显示。 设计可实现：1：正常显示功能 2：按键调时功能 3：到点报时功能