资料中含有的是书籍《 verilog hdl数字系统设计及仿真》中的所有代码，方便学习者使用quartus II和modelsim联调进行功能和时序仿真。 其中不仅包括常见功能电路的HDL模型代码，如锁存器与触发器、编码器与译码器、寄存器、计数器、分频器、乘法器、存储单元。 同时还有完整设计实例的代码，如异步FIFO、三角函数计算器、简易cpu模型的全部verilog代码。

Verilog / FPGA高效的Viterbi解码算法。 概述 维特比算法作为卷积码的最大似然（ML）解码技术而闻名。 （n，k，m）维特比解码器中的路径存储单元负责跟踪与由路径度量单元指定的尚存路径相关联的信息位。 维特比解码器和二进制卷积码由三元组（n，k，m）表示，其中： 每当接收到k个输入位时，就会生成n个输出位。 k是输入序列的数量（因此，编码器由k个移位寄存器组成）。 m表示必须存储在编码器中的先前k位输入块的数量。 格子图 格状图通常用于可视化维特比算法如何做出最大似然（ML）解码决策。 带有最终ML路径的示例网格如下所示 新颖的路径内存节省技术 Viterbi解码器通常基于FPGA / ASIC，因此在路径存储器的大小上具有上限。 提出了一种用于节省路径存储器的新颖方法，用于维特比解码器。 成功开发了许多使用该路径存储器的回溯式维特比解码器。这表明，使用这种高效存储

FPGA 或者CPLD 驱动DS18B20 Verilog代码，三个状态机实现，结构简单稳定

基于DAC TLC5615 +ADC tlc549芯片+VGA显示的简易数字示波器实验FPGA设计Verilog源码Quartus18.0工程文件，利用AD、DA和VGA三个外设来实现简易示波器，DA外设发送正弦波给AD外设，AD外设解析成数字信号将数据送给VGA外设进行显示。在VGA上可以看到DA外设发送的波形、波形频率和波形峰峰值。 module Oscilloscope_Top ( //时钟和复位端口 CLK_50M,RST_N, //拨码开关端口 SWITCH, //AD外设端口 AD_CS,AD_CLK,AD_DATA, //DA外设端口 DA_CLK,DA_DIN,DA_CS, //VGA外设端口 VGA_HSYNC,VGA_VSYNC,VGA_DATA ); //--------------------------------------------------------------------------- //-- 外部端口声明 //----------------------------------------------------

ECC的verilog代码，有TESTBENCH文件。

运算器设计部分实验快速加法器, 八位可控加法器,十六位快速加法器设计. 四位快速加法器设计，四位先行进位等实验一设计

一起学Verilog-【每日一题】第一期99题 电子版，可以参考，里面有开源例程参考。

基于Verilog HDL 的信号发生器的设计

流水线处理

包含大量源代码，主要是一些基础的逻辑模块，还用一些常用的工程源文件。