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利用verilogHDL设计的基于FPGA的数字钟设计
利用verilogHDL设计的基于FPGA的数字钟设计
上传者:
yuqu1028
|
上传时间: 2022-05-29 18:09:21
|
文件大小: 370KB
|
文件类型: DOCX
fpga开发
文档资料
verilog
嵌入式
程序采用分模块进行的原则,主控制模块可以控制整体的运行和关闭,分频器模块可获取需要的1Hz和1kHz的时钟信号,按键防抖模块消除了按键时抖动的影响,时钟主体正常运作(24小时显示),按键调时模块控制分钟的调整,数码管显示模块利用动态显示原理得到时,分的显示。 设计可实现:1:正常显示功能 2:按键调时功能 3:到点报时功能
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