fpga读写sram（61LV25616），verilogHDL程序附详细注释，另有波形仿真文件及signaltap在线调试文件，并附有pdf文档对程序及signaltap的使用进行了详细说明。

This is a demo for TFT LCD LQ091B1LW01(Sharp 9.1inch, 822 X 260) with Spartan-6 FPGA.这是基于LQ091B1LW01 9.1寸夏普液晶屏FPGA简单驱动，可显示色块。

matlab精度检验代码ECE 5775最终项目 基于神经网络的Xilinx Zedboard上具有固定延迟的语音命令识别方法 ，和的项目。 每个文件夹及其内容的说明如下 audio_lab 它包含Xilinx Vivado和SDK项目，以将位流编程到FPGA并配置如何将数据发送到FPGA。 合并的 这包含我们基于Xilinx Vivado HLS对FPGA综合进行的集成测试，该测试基于3种不同的数据类型。 这些基于float数据类型，双精度float数据类型和Xilinx ap_fixed数据类型。 ap_fixed数据类型具有最快的运行时间，但就位宽而言并不是非常优化。 组件 Matlab的 该文件夹包含用于在MATLAB中生成训练和测试数据的所有必需文件。 在文件中查找更多详细信息 神经网络 该文件夹包含三层神经网络实现。 它学习使用前馈网络，然后进行反向传播。 分类输入以随机顺序输入网络。 在每个输入通过网络馈送之后，将检查每个输出神经元的值，并将其与所需的输出进行比较，以获取误差。 该误差通过层之间的所有边缘传播回去，并且权重在“学习”过程中进行调整。 重复该过程，直到达到期

Field Programmable Gate Arrays (FPGAs) are currently recognized as the most suitable platform for the implementation of complex digital systems targeting an increasing number of industrial electronics applications. They cover a huge variety of application areas, such as: aerospace, food industry, art, industrial automation, automotive, biomedicine, process control, military, logistics, power electronics, chemistry, sensor networks, robotics, ultrasound, security, and artificial vision. This book first presents the basic architectures of the devices to familiarize the reader with the fundamentals of FPGAs before identifying and discussing new resources that extend the ability of the devices to solve problems in new application domains. Design methodologies are discussed and application examples are included for some of these domains, e.g., mechatronics, robotics, and power systems.

Intel FPGA oneAPI编程指南（完全用C++开发FPGA）

FPGA Verilog 控制LMX2595

课程设计，利用FPGA实现智能小车设计，实现小车绕线寻迹，避障，花式动作，超声波避障，蓝牙通信等等，代码完整，且有读书报告。

fpga实现modbus的从机功能，支持03和10指令，语言verilog。

RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。从第四章我们知道可把它 分成八个基本部件： 1)时钟发生器 2)指令寄存器 3)累加器 4)RISC CPU算术逻辑运算单元 5)数据控制器 6)状态控制器 7)程序计数器 8)地址多路器 各部件的相互连接关系见图8.2。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号， 送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构 和逻辑关系在下面的小节里逐一进行介绍。 8.2.1时钟发生器 时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU 的其他部件。其中fetch是外来时钟 clk 的八分频信号。利用fetch的上升沿来触发CPU控制器开始 执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk1信号用作指令寄 存器、累加器、状态控制器的时钟信号。alu_clk 则用于触发算术逻辑运算单元。 时钟发生器clkgen的波形见下图8.2.2所示： CLK CLK1 CLKGEN ALU_CLK FETCH CLK CLK1 ALU_CLK FETCH 图1. 时钟发生器 RESET RESET

利用FPGA实现FM调制，结果是数字信号，需要用高速DA进行转换。