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VERILOG_HDL_高等数字设计第2版

VERILOG_HDL_高等数字设计第2版, Michael D. Ciletti著，李广军/林水生/阎波等译影印版，十分清晰

2019-12-21 20:49:22 232.51MB Verilog HDL VHDL Verilog

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基于Verilog HDL的2FSK调制

用Verilog HDL语言使用Quartus实现2FSK调制，在其中使用了pll,rom.

2019-12-21 20:48:15 5.69MB 2fsk调制

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XILINX FPGA数字信号处理权威指南-从HDL到模型和C的描述

XILINX FPGA数字信号处理权威指南-从HDL到模型和C的描述，高清pdf，配有详细的目录

2019-12-21 20:47:39 103.03MB FPGA Xilinx DSP

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数字电路-时钟课程设计（含源代码）

数字电路课程设计，包好各个模块的源码，时钟的基本功能：时钟设计有时、分、秒计数显示的功能,小时为24进制,分钟和秒为60进制以24小时循环计时；有校时功能,可以分别对时和分进行单独校时；还有整点报时功能。

2019-12-21 20:46:19 141KB 数字电路 Verilog HDL 时钟设计

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verilog HDL多功能洗衣机

多功能洗衣机，包含正转和反转，即正向和反向计数，和自由设置循环次数和循环时间，包含5秒待机和倒计时警报和紧急情况待机功能，最完整的ise14.7工程

2019-12-21 20:42:26 1.33MB 华中科技大学 ise Verilog hdl

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eda设计秒表数码管显示

通过模块化进行秒表的编译，分成四个模块，最后用数码管显示数值

2019-12-21 20:39:13 294KB HDL语言

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Verilog HDL实现洗衣机功能

附带源码！！根据全自动洗衣机的控制原理设计一个控制电路，使之能够控制全自动洗衣机完成整个工作过程。

2019-12-21 20:38:34 52KB 源码 课设报告

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基于verilog的数字时钟设计

2019-12-21 20:38:29 8MB verilog hdl

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按键计数器+按键去抖（Verilog HDL）

基于Quartus13.0的EDA实验程序， 1. 设计一个10进制计数器，用七段数码管显示计数器的数值，以开发板上1个按键作为计数器的时钟输入，按键每按动一次，相当于产生“一个时钟脉冲”，观察开关抖动情况。 2. 设计一个去抖电路，按键信号经去抖以后再作为计数器的时钟输入，观察去抖效果。

2019-12-21 20:37:57 3.01MB Verilog

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停车场车辆进出计数+状态机（Verilog HDL）

基于Quartus13.0的EDA课程的Verilog代码 2. 基本要求（1）根据图 1 分析一辆车进入停车场时两个传感器 ab 依次产生的信号序列及对应的状态；（2）设计一个有限状态机 FSM，根据两个传感器信号，确定是否有车辆进入停车场，考虑可能有行人干扰或其他非正常状况。当检测到一辆车真正进入停车场时（以车辆尾部离开传感器为准），计数器加 1。使用开关模拟两个传感器信号，用一个 7 段数码管显示进入停车场的车辆数。选择合适的时钟频率，电路应具有复位控制。 3. 提高部分在基本要求基础上，设计一个有限状态机 FSM，当检测到车辆进入或离开停车场时，计数器加 1 或减 1（假设停车场只有一个出入口），用一个 7 段数码管显示停车场里停留的车辆数。

2019-12-21 20:37:57 3.14MB Verilog

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