数字电路-时钟课程设计（含源代码）

数字电路 Verilog HDL 时钟设计

数字电路课程设计，包好各个模块的源码，时钟的基本功能：时钟设计有时、分、秒计数显示的功能,小时为24进制,分钟和秒为60进制以24小时循环计时；有校时功能,可以分别对时和分进行单独校时；还有整点报时功能。

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