同步FIFO实现;包含顶层控制模块+FIFO控制模块+双端口RAM
2021-08-09 09:02:45 4.41MB FPGA
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完整工程,含有设计文件和仿真文件,平台为Vivado,本人自己调试的,秋招面试常问的问题。
2021-08-08 19:07:49 11.47MB 秋招手撕fifo
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《VisualC#精品实例》八个程序源码,个个精典,内容涵盖桌面应用程序到电子商务网站等多个方面,实用性强
2021-08-08 05:57:47 16.12MB C# 源码
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使用RAM搭建的异步FIFO verilog代码、与Xilinx IP放在一起仿真对比,对比结果一致
2021-08-07 09:10:57 300KB FIFO Verilog RAM
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基于VisualC^( )环境下的叶轮CAD系统设计.pdf
2021-08-06 09:05:40 94KB CAD 技术应用 建模分析 参考文献
Microsoft VisualC++ 2005 RUNTIME LIBRARIES
2021-08-04 19:06:50 2.81MB Microsoft VisualC++ 2005 RUNTIME
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处理器F407zgt6(有FSMC就可以,没有的话如F103Rb要自己写时序)OV7670无晶振无FIFO实现TFT屏摄像头
2021-08-03 09:46:08 8.54MB 摄像头 无FIFO 无晶振 STM32
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\Microsoft - VC++ 1.52c
2021-07-30 10:00:48 9.54MB visualC++
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本文介绍了在FPGA上利用SoPC技术设计实现某机载数据传榆设备与机载专用计算机进行通信的ARINC429通信协议,实现了对ARINC429数据的一发一收。该系统模块充分利用了FPGA硬件可编程性、高度集成性、实时性的特点。测试表明,该系统具有速度快、可靠性高等优点。
2021-07-30 09:07:17 246KB FPGA SOPC ARINC429 FIFO
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关于FPGA在解析带有数据包协议的数据存储问题。FPGA先根据数据包协议接收数据并存储到RAM,在接收到完整一包数据后,将数据从RAM转移到FIFO中,后端的数据处理或者数据转发可以直接从FIFO读取。本代码模拟数据写入RAM,然后到FIFO过程。开发环境 Quartus18.1 ,开发语言 Verilog,仿真软件 Modelsim 6.6c
2021-07-28 11:06:04 6.33MB FPGA Verilog 串口数据存储 RAM
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